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參數(shù)資料
| 型號： | S3F94A5 |
| 廠商： | SAMSUNG SEMICONDUCTOR CO. LTD. |
| 元件分類： | 8位微控制器 |
| 英文描述： | 8-BIT CMOS MICROCONTROLLER |
| 中文描述： | 8位CMOS單片機 |
| 文件頁數(shù)： | 181/246頁 |
| 文件大?。?/td> | 1048K |
| 代理商： | S3F94A5 |
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16-BIT TIMER 0
S3C94A5/F94A5
11-2
T0CON is located in page 0, at address B4H, and is read/write addressable using register addressing mode.
A reset clears T0CON to “00H”. This sets timer 0 to normal interval timer mode, selects an input clock frequency of
fxx/1024, and disables all timer 0 interrupts. You can clear the timer 0 counter at any time during normal operation
by writing a "1" to T0CON.2.
To enable the timer 0 match/capture interrupt (T0INT), you must write T0CON.1 to "1". To detect a match/capture
interrupt pending condition, the application program polls INTPND3.0. When a "1" is detected, a timer 0 match or
capture interrupt is pending. When the interrupt request has been serviced, the pending condition must be cleared by
software by writing a "0" to the timer 0 match/capture interrupt pending bit, INTPND3.0.
Timer 0 Control Register (T0CON)
B4H, R/W
.7
.6
.5
.4
.3
.2
.1
.0
MSB
LSB
Timer 0 counter clear bit:
0 = No effect
1 = Clear the timer 0 counter (when write)
Timer 0 input clock selection bits:
000 = fxx/1024
001 = fxx/256
010 = fxx/64
011 = fxx/8
100 = fxx
101 = External clock
(P3.5/T0CLK) falling edge
110 = External clock
(P3.5/T0CLK) rising edge
111 = Counter stop
Timer 0 operating mode selection bits:
00 = Interval mode (P3.3/T0OUT)
01 = Capture mode (capture on rising edge,
counter running, OVF can occur)
10 = Capture mode (capture on falling edge,
counter running, OVF can occur)
11 = PWM mode (OVF and match interrupt can occur)
Timer 0 overflow interrupt enable bit:
0 = Disable overflow interrupt
1 = Enable overflow interrupt
Timer 0 match/capture interrupt enable bit:
0 = Disable interrupt
1 = Enable interrupt
Figure 11-1. Timer 0 Control Register (T0CON)
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