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參數(shù)資料
| 型號(hào)： | S3C2440 |
| 廠商： | SAMSUNG SEMICONDUCTOR CO. LTD. |
| 英文描述： | 32-BIT CMOS MICROCONTROLLER |
| 中文描述： | 32位CMOS單片機(jī) |
| 文件頁(yè)數(shù)： | 26/595頁(yè) |
| 文件大?。?/td> | 2415K |
| 代理商： | S3C2440 |
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S3C2440A MICROCONTROLLER
xxvii
List of Figures
(Continued)
Figure
Number
Title
Page
Number
21-1
21-2
IIS-Bus Block Diagram.....................................................................................................21-2
IIS-Bus and MSB (Left)-justified Data Interface Formats ......................................................21-4
22-1
22-2
SPI Block Diagram..........................................................................................................22-2
SPI Transfer Format.........................................................................................................22-4
23-1
23-2
23-3
23-4
23-5
23-6
23-7
23-8
23-9
23-10
23-11
23-12
CAMIF Overview..............................................................................................................23-2
ITU-R BT 601 Input Timing Diagram...................................................................................23-3
ITU-R BT 656 Input Timing Diagram...................................................................................23-3
Two DMA Paths ..............................................................................................................23-5
CAMIF Clock Generation..................................................................................................23-6
Ping-Pong Memory Hierarchy ...........................................................................................23-7
Memory Storing Style......................................................................................................23-8
Timing Diagram for Register Setting ..................................................................................23-9
Timing diagram for last IRQ ..............................................................................................23-10
Window Offset Scheme....................................................................................................23-12
Image Mirror and Rotation ................................................................................................23-18
Scaling Scheme..............................................................................................................23-20
24-1
24-2
24-3
24-4
24-5
24-6
24-7
24-8
AC97 Block Diagram .......................................................................................................24-2
Internal Data Path............................................................................................................24-3
AC97 Operation Flow Chart ..............................................................................................24-4
Bi-directional AC-link Frame with Slot Assignments............................................................24-5
AC-link Output Frame......................................................................................................24-6
AC-link Input Frame.........................................................................................................24-6
AC97 Powerdown Timing Diagram.....................................................................................24-7
AC97 Power down/Power up Flow.....................................................................................24-8
26-1
26-2
289-FBGA-1414 Package Dimension 1 (Top View) .............................................................26-1
289-FBGA-1414 Package Dimension 2 (Bottom View)........................................................26-2
27-1
27-2
27-3
27-4
27-5
27-6
27-7
27-8
27-9
Power Consumption Example Comparison when Applied DVS Scheme................................27-7
XTIpll Clock Timing Diagram .............................................................................................27-8
EXTCLK Clock Input Timing Diagram.................................................................................27-8
EXTCLK/HCLK in case when EXTCLK is used Without the PLL...........................................27-8
HCLK/CLKOUT/SCLK in case when EXTCLK is used .........................................................27-9
Manual Reset Input Timing Diagram..................................................................................27-9
Power-On Oscillation Setting Timing Diagram ....................................................................27-10
Sleep Mode Return Oscillation Setting Timing Diagram.......................................................27-11
ROM/SRAM Burst READ Timing Diagram (I)
(Tacs=0, Tcos=0, Tacc=2, Toch=0, Tcah=0, PMC=0, ST=0, DW=16bit)...............................27-12
ROM/SRAM Burst READ Timing Diagram (II)
(Tacs=0, Tcos=0, Tacc=2, Toch=0, Tcah=0, PMC=0, ST=1, DW=16bit)...............................27-13
27-10
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