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參數(shù)資料
| 型號(hào)： | PSD701S5 |
| 英文描述： | Field Programmable Microcontroller Peripherals with Supervisory Functions(可編程邏輯，4K位SRAM,27個(gè)可編程I/O,通用PLD有66個(gè)輸入) |
| 中文描述： | 現(xiàn)場(chǎng)可編程微控制器外圍設(shè)備具有監(jiān)督職能（可編程邏輯，4K的位的SRAM，27余個(gè)可編程輸入/輸出，通用PLD的有66個(gè)輸入） |
| 文件頁(yè)數(shù)： | 61/104頁(yè) |
| 文件大小： | 515K |
| 代理商： | PSD701S5 |
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PSD7XX Family
13-61
PLD
Access
Recovery Time
to Normal
Access
PLD
Recovery Time
to Normal
Operation
Typical
Standby
Current
Propagation
Delay
Access
Time
Mode
Power Down
Normal tpd
(Note 1)
0
No Access
tLVDV
50μA
(Note 4)
Sleep
tLVDV2
(Note 2)
tLVDV3
(Note 3)
No Access
tLVDV1
25μA
(Note 4)
Table 32. Summary of PSD7XX Timing and Standby Current During
Power Down and Sleep Mode
Power
Management
Unit
(cont.)
NOTES:
1. Power Down does not affect the operation of the PLD.
2. In Sleep Mode any input to the PLD will have a propagation delay of tLVDV2.
3. PLD recovery time to normal operation after existing Sleep Mode. An input to the PLD during the
transition will have a propagation delay of tLVDV3.
4. Typical current consumption assuming CLKIN is disabled.
APD EN
PMMR0 BIT 1
ALE POLARITY
PMMR0 BIT 0
ALE
CSI
CLKIN
APD
CLEAR
LOGIC
EDGE
DETECT
APD
COUNTER
POWER DOWN (PD)
DISABLE BUS
INTERFACE
EPROM
SELECT
SRAM
SELECT
I/O
SELECT
PD
CLR
PD
SLEEP
MODE
SLEEP-EN
PMMR1 BIT 1
DISABLE EPROM/SRAM
ZPLD
Figure 29. APD Logic Block
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