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參數(shù)資料
| 型號(hào)： | PM7366 |
| 廠商： | PMC-SIERRA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | FRAME ENGINE AND DATA LINK MANAGER |
| 中文描述： | 8 CHANNEL(S), 52M bps, SERIAL COMM CONTROLLER, PBGA256 |
| 封裝： | BGA-256 |
| 文件頁數(shù)： | 27/286頁 |
| 文件大小： | 2243K |
| 代理商： | PM7366 |
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RELEASED
DATA SHEET
PM7366 FREEDM-8
ISSUE 4
PMC-1970930
FRAME ENGINE AND DATA LINK MANAGER
PROPRIETARY AND CONFIDENTIAL TO PMC-SIERRA,INC., AND FOR ITS CUSTOMERS’ INTERNAL USE
14
Pin No.
Pin Name
Type
-PI
-BI
Function
TD[0]
TD[1]
TD[2]
TD[3]
TD[4]
TD[5]
TD[6]
TD[7]
Output
L1
L3
M1
M3
N1
N3
P2
P3
L20
L18
M20
M18
M17
P20
N17
R20
The transmit data signals (TD[7:0]) contains the
transmit data for the 8 independently timed links.
Processing of the transmit links is on a priority basis,
in descending order from TD[0] to TD[7]. Therefore,
the highest rate link should be connected to TD[0]
and the lowest to TD[7].
For channelised links, TD[n] contains the 24 (T1) or
31 (E1) time-slots that comprise the channelised link.
TCLK[n] must be gapped during the T1 framing bit
position or the E1 frame alignment signal (time-slot
0). The FREEDM-8 uses the location of the gap to
determine the channel alignment on TD[n].
For unchannelised links, TD[n] contains the HDLC
packet data. For certain transmission formats, TD[n]
may contain place holder bits or time-slots. TCLK[n]
must be externally gapped during the place holder
positions in the TD[n] stream. The FREEDM-8
supports a maximum data rate of 10 Mbit/s on an
individual TD[7:3] link and a maximum data rate of
52 Mbit/s on TD[2:0]
TD[7:0] is updated on the falling edge of the
corresponding TCLK[7:0] clock.
TBD
Input
W15
V6
The transmit BERT data signal (TBD) contains the
transmit bit error rate test data. When the TBERTEN
bit in the BERT Control register is set high, the data
on TBD is transmitted on the selected one of the
transmit data signals (TD[7:0]). TBD is sampled on
the rising edge of TBCLK.
TBCLK
Tristate
Output
Y16
Y5
The transmit BERT clock signal (TBCLK) contains the
transmit bit error rate test clock. TBCLK is a buffered
version of the selected one of the transmit clock
signals (TCLK[7:0]). TBCLK may be tri-stated by
setting the TBEN bit in the FREEDM-8 Master BERT
Control register low.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PM7366-BI | TVS BI-DIR 30V 1500W DO-201 |
| PM7366-PI | FRAME ENGINE AND DATA LINK MANAGER |
| PM7367-PI | DIODE 1N4002 RECTIFYING |
| PM7367 | 32 link, 32 Channel Data Link Manager with PCI Interface |
| PM7375 | ATM SAR and PHY Processor for PCI Bus |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PM7366-BI | 制造商:PMC 制造商全稱:PMC 功能描述:FRAME ENGINE AND DATA LINK MANAGER |
| PM7366-PI | 制造商:PMC-Sierra 功能描述: |
| PM7367 | 制造商:PMC 制造商全稱:PMC 功能描述:FRAME ENGINE AND DATA LINK MANAGER |
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