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參數(shù)資料
| 型號： | P95020ZLLGI |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | 電源管理 |
| 英文描述： | 2-CHANNEL POWER SUPPLY MANAGEMENT CKT, PBGA124 |
| 封裝： | LLGA-124 |
| 文件頁數(shù)： | 66/137頁 |
| 文件大?。?/td> | 3533K |
| 代理商： | P95020ZLLGI |
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P95020 / Preliminary Datasheet
Revision 0.7.10
34
2010 Integrated Device Technology, Inc.
STATUS3: IC Address = Page-2: 23(0x17), C Address = 0xA217
Bit
Bit Name
Default
Settings
User
Type
Value
Description / Comments
0
timing_error
0b
R
Set if DSP filtering processes
didnt finish before the next input data
sample. Cleared on initialize.
[7:1]
RESERVED
0000000b
R
RESERVED
2.13.5 AUDIO CLASS_D
– CONFIG Registers
This 16 bit control register primarily controls operation of the DSP Filter block.
CONFIG0: IC Address = Page-2: 24(0x18), C Address = 0xA218
Bit
Bit Name
Default
Settings
User
Type
Value
Description / Comments
0
eapd
1b
RW
1 = force External Amp Power Down (EAPD) output to ON.
1
mute
0b
RW
1 = Mute all channels
2
Initialize
0b
RW
1 = initialize/soft reset datapath, CSRs not reset
3
offset180
0b
RW
1 = PWM ch1 offset from ch 0 by 180deg, 0 = 90deg
4
debug_sel_ns
0b
RW
1 = debug output is from NS/PWM, 0 = NS input
5
eapd_polarity
1b
RW
1 = invert eapd
6
RESERVED
0b
RW
RESERVED
7
swap_pwm_ch
0b
RW
1 = swap ch0/1 on filter output to Noise Shaper
CONFIG1: IC Address = Page-2: 25(0x19), C Address = 0xA219
Bit
Bit Name
Default
Settings
User
Type
Value
Description / Comments
0
dc_bypass
0b
RW
1 = bypass DC Filter
[2:1]
fira_ratio
01b
R
00 = interpolate by 2
01 = bypass
10 = decimate by 2
11 = reserved
Fira ratio
3
firb_bypass
0b
RW
1 = bypass firb interpolation
4
firc_bypass
0b
RW
1 = bypass firc interpolation
5
eq_bypass
1b
RW
1 = bypass equalization filter (must init EQRAM)
6
prescale_bypass
1b
RW
1 = bypass EQ prescaler (must init EQRAM)
7
RESERVED
0b
RW
RESERVED
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