參數(shù)資料
型號(hào)： MT9162AN1
廠商： ZARLINK SEMICONDUCTOR INC
元件分類： 編解碼器
英文描述： 5 Volt Single Rail Codec
中文描述： A/MU-LAW, PROGRAMMABLE CODEC, PDSO20
封裝： 5.30 MM, SSOP-20
文件頁(yè)數(shù)： 12/22頁(yè)
文件大小： 568K
代理商： MT9162AN1
MT9162
Data Sheet
12
Zarlink Semiconductor Inc.
Figure 5 - SSI Synchronous Timing Diagram
Timing is over recommended temperature range & recommended power supply voltages.
Typical figures are at 25
°
C and are for design aid only: not guaranteed and not subject to production testing.
AC Electrical Characteristics
- SSI BUS Asynchronous Timing (note 1) (see Figure 6)
Characteristics
Sym.
Min.
Typ.
Max.
Units
Test Conditions
1
Bit Cell Period
T
DATA
7812
3906
ns
ns
ns
ns
BCL=128 kHz
BCL=256 kHz
2
3
Frame Jitter
Bit 1 Dout Delay from STB going
high
Bit 2 Dout Delay from STB going
high
Bit n Dout Delay from STB going
high
T
j
600
T
j
+600
t
dda1
C
L
=150 pF, R
L
=1K
4
t
dda2
600+
T
DATA
-T
j
600 +
(n-1) x
T
DATA
-T
j
600+
T
DATA
600 +
(n-1) x
T
DATA
600 +
T
DATA
+T
j
600 +
(n-1) x
T
DATA
+T
j
ns
C
L
=150 pF, R
L
=1K
5
t
ddan
ns
C
L
=150 pF, R
L
=1K
n=3 to 8
6
7
Bit 1 Data Boundary
Din Bit n Data Setup time from
STB rising
T
DATA1
t
SU
T
DATA
-T
j
T
DATA
\2
+500ns-T
j
+(n-1) x
T
DATA
T
DATA
\2
+500ns+T
j
+(n-1) x
T
DATA
T
DATA
+T
j
ns
ns
n=1-8
8
Din Data Hold time from STB
rising
t
ho
ns
(BCL)
Din
Dout
STB
70%
30%
70%
30%
70%
30%
70%
30%
t
BCLH
t
R
t
F
t
BCLL
t
DIS
t
DIH
t
DOZL
t
DD
t
BCL
t
DOZH
t
SSS
t
ENW
t
SSH
t
DOLZ
t
DOHZ
NOTE:
Levels refer to% V
DD
(CMOS I/O)
CLOCKin
相關(guān)PDF資料
PDF描述
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