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參數(shù)資料
| 型號(hào)： | MT49H32M9CFM-xx |
| 廠商： | Micron Technology, Inc. |
| 英文描述： | 288Mb SIO REDUCED LATENCY(RLDRAM II) |
| 中文描述： | 288Mb二氧化硅約化延遲（延遲DRAM二） |
| 文件頁(yè)數(shù)： | 7/44頁(yè) |
| 文件大?。?/td> | 1117K |
| 代理商： | MT49H32M9CFM-XX |
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16 MEG x 18, 32 MEG x 9
2.5V V
EXT
, 1.8V V
DD
, HSTL, SIO, RLDRAM II
pdf: 09005aef80a41b59/zip: 09005aef811ba111
MT49H8M18C_2.fm - Rev. F 11/04 EN
Micron Technology, Inc., reserves the right to change products or specifications without notice.
2004 Micron Technology, Inc. All rights reserved.
7
Figure 3: 16 Meg x 18 Ball Assignment (Top View) 144-Ball FBGA
NOTE:
1. Reserved for future use. This may optionally be connected to GND.
2. Reserved for future use. This signal is internally connected and has parasitic characteristics of an address input signal.
This may optionally be connected to GND.
3. No Function. This signal is internally connected and has parasitic characteristics of a clock input signal.
1
2
3
4
5
6
7
8
9
10
V
EXT
Q0
Q1
11
TMS
D0
D1
12
TCK
V
DD
V
TT
A
B
C
D
V
REF
V
DD
V
TT
(A22)
1
(A21)
2
A5
A8
B2
NF
3
DK
REF#
WE#
A18
A15
V
SS
V
TT
V
DD
V
REF
V
SS
D4
D5
V
EXT
Q4
Q5
V
SS
V
SS
Q
V
DD
Q
V
SS
V
SS
Q
V
DD
Q
D6
Q6
V
SS
Q
V
SS
Q
QK0#
QK0
V
SS
E
D7
D8
A6
A9
NF
3
DK#
CS#
A16
D14
D15
QK1
D16
D17
ZQ
Q7
Q8
A7
V
SS
V
DD
Q
V
SS
Q
V
DD
V
SS
V
DD
Q
V
SS
Q
V
DD
V
SS
Q2
Q3
A2
V
SS
D2
D3
A1
A4
(A20)
2
QVLD
A0
A3
F
G
H
J
V
DD
V
DD
V
SS
A17
Q14
Q15
QK1#
Q16
Q17
V
EXT
V
DD
V
DD
V
SS
V
DD
V
SS
Q
V
DD
Q
V
SS
Q
V
DD
Q
V
SS
Q
V
SS
V
DD
V
DD
V
SS
V
DD
V
SS
Q
V
DD
Q
V
SS
Q
V
DD
Q
V
SS
Q
V
SS
V
DD
V
DD
V
SS
A12
Q9
Q10
Q11
Q12
Q13
V
EXT
B0
B1
A14
A11
D9
D10
D11
D12
D13
TDO
CK
CK#
A13
A10
A19
DM
V
SS
V
TT
V
DD
TDI
K
L
M
N
P
R
T
U
V
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| MT4C4001STG-8 | standard or self refresh |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| MT49H32M9CHU-5 | 制造商:Micron Technology Inc 功能描述:32MX9 RLDRAM PLASTIC FBGA 1.8V SEPARATE I/O 8 BANKS 1.8V I/O - Trays |
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