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參數(shù)資料
| 型號： | MQ80C52XXX-12SBR |
| 廠商： | TEMIC SEMICONDUCTORS |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 12 MHz, MICROCONTROLLER, CQFP44 |
| 文件頁數(shù)： | 76/344頁 |
| 文件大?。?/td> | 5551K |
| 代理商： | MQ80C52XXX-12SBR |
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167
7810C–AVR–10/12
Atmel ATmega328P [Preliminary]
19. USART0
19.1
Features
Full Duplex Operation (Independent Serial Receive and Transmit Registers)
Asynchronous or Synchronous Operation
Master or Slave Clocked Synchronous Operation
High Resolution Baud Rate Generator
Supports Serial Frames with 5, 6, 7, 8, or 9 Data Bits and 1 or 2 Stop Bits
Odd or Even Parity Generation and Parity Check Supported by Hardware
Data OverRun Detection
Framing Error Detection
Noise Filtering Includes False Start Bit Detection and Digital Low Pass Filter
Three Separate Interrupts on TX Complete, TX Data Register Empty and RX Complete
Multi-processor Communication Mode
Double Speed Asynchronous Communication Mode
19.2
Overview
The Universal Synchronous and Asynchronous serial Receiver and Transmitter (USART) is a
highly flexible serial communication device.
The USART0 can also be used in Master SPI mode, see “USART in SPI Mode” on page 196.
must be disabled by writing a logical zero to it.
A simplified block diagram of the USART Transmitter is shown in Figure 19-1 on page 168. CPU
accessible I/O Registers and I/O pins are shown in bold.
The dashed boxes in the block diagram separate the three main parts of the USART (listed from
the top): Clock Generator, Transmitter and Receiver. Control Registers are shared by all units.
The Clock Generation logic consists of synchronization logic for external clock input used by
synchronous slave operation, and the baud rate generator. The XCKn (Transfer Clock) pin is
only used by synchronous transfer mode. The Transmitter consists of a single write buffer, a
serial Shift Register, Parity Generator and Control logic for handling different serial frame for-
mats. The write buffer allows a continuous transfer of data without any delay between frames.
The Receiver is the most complex part of the USART module due to its clock and data recovery
units. The recovery units are used for asynchronous data reception. In addition to the recovery
units, the Receiver includes a Parity Checker, Control logic, a Shift Register and a two level
receive buffer (UDRn). The Receiver supports the same frame formats as the Transmitter, and
can detect Frame Error, Data OverRun and Parity Errors.
相關PDF資料 |
PDF描述 |
|---|---|
| MR80C32E-16P883D | 8-BIT, 16 MHz, MICROCONTROLLER, CQCC44 |
| MQ80C52XXX-16/883 | 8-BIT, MROM, 16 MHz, MICROCONTROLLER, CQFP44 |
| MV80C31-12D | 8-BIT, 12 MHz, MICROCONTROLLER, PQFP44 |
| S80C52CXXX-16:RD | 8-BIT, MROM, 16 MHz, MICROCONTROLLER, PQCC44 |
| MQ83C154CXXX-30P883R | 8-BIT, MROM, 30 MHz, MICROCONTROLLER, CQFP44 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| MQ82370-20 | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| MQ8238020 | 制造商:Intel 功能描述:CONTROLLER: OTHER |
| MQ82380-20 | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| MQ82380-20/R | 制造商:Rochester Electronics LLC 功能描述: |
| MQ82592 | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
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