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參數(shù)資料
| 型號(hào)： | MPC8349EZUAJF |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 533 MHz, RISC PROCESSOR, PBGA672 |
| 封裝： | 35 X 35 MM, 1.50 MM HEIGHT, 1 MM PITCH, TBGA-672 |
| 文件頁數(shù)： | 34/115頁 |
| 文件大?。?/td> | 1228K |
| 代理商： | MPC8349EZUAJF |
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MPC8349E PowerQUICC II Pro Integrated Host Processor Hardware Specifications, Rev. 5
Freescale Semiconductor
25
Ethernet: Three-Speed Ethernet, MII Management
Figure 6 shows the GMII receive AC timing diagram.
Figure 6. GMII Receive AC Timing Diagram
7.2.2
MII AC Timing Specifications
This section describes the MII transmit and receive AC timing specifications.
7.2.2.1
MII Transmit AC Timing Specifications
Table 20 provides the MII transmit AC timing specifications.
RX_CLK clock rise, VIL(min) to VIH(max)
tGRXR
——
1.0
ns
RX_CLK clock fall time, VIH(max) to VIL(min)
tGRXF
——
1.0
ns
Note:
1. The symbols used for timing specifications herein follow the pattern of t(first two letters of functional block)(signal)(state)
(reference)(state) for inputs and t(first two letters of functional block)(reference)(state)(signal)(state) for outputs. For example,
tGRDVKH symbolizes GMII receive timing (GR) with respect to the time data input signals (D) reaching the valid state
(V) relative to the tRX clock reference (K) going to the high state (H) or setup time. Also, tGRDXKL symbolizes GMII
receive timing (GR) with respect to the time data input signals (D) went invalid (X) relative to the tGRX clock reference
(K) going to the low (L) state or hold time. Note that, in general, the clock reference symbol representation is based
on three letters representing the clock of a particular functional. For example, the subscript of tGRX represents the
GMII (G) receive (RX) clock. For rise and fall times, the latter convention is used with the appropriate letter: R (rise)
or F (fall).
Table 20. MII Transmit AC Timing Specifications
At recommended operating conditions with LVDD / OVDD of 3.3 V ± 10%.
Parameter/Condition
Symbol 1
Min
Typ
Max
Unit
TX_CLK clock period 10 Mbps
tMTX
—
400
—
ns
TX_CLK clock period 100 Mbps
tMTX
—40—
ns
TX_CLK duty cycle
tMTXH/tMTX
35
—
65
%
TX_CLK to MII data TXD[3:0], TX_ER, TX_EN delay
tMTKHDX
1
5
15
ns
Table 19. GMII Receive AC Timing Specifications (continued)
At recommended operating conditions with LVDD / OVDD of 3.3 V ± 10%.
Parameter/Condition
Symbol 1
Min
Typ
Max
Unit
RX_CLK
RXD[7:0]
tGRDXKH
tGRX
tGRXH
tGRXR
tGRXF
tGRDVKH
RX_DV
RX_ER
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PDF描述 |
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