參數(shù)資料
型號： MPC823ZT25
廠商： MOTOROLA INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, RISC PROCESSOR, PBGA256
封裝： 23 X 23 MM, 1.27 MM PITCH, PLASTIC, BGA-256
文件頁數(shù)： 977/1407頁
文件大?。?/td> 13074K
代理商： MPC823ZT25
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Communication Processor Module
MOTOROLA
MPC823 USER’S MANUAL
16-91
IDMA
COMMUNICATION
16
PROCESSOR
MODULE
16.6.1 Features
The following is a list of the MPC823 IDMA’s main features:
Two independent, fully programmable DMA channels
Dual address or single address transfers with 32-bit address and data capability
32-bit byte transfer counters
32-bit address pointers that can increment or remain constant
Efficient operand packing and unpacking for dual address transfers
All bus-termination modes are supported
Provides DMA handshake for cycle steal and burst transfers
Buffer handling modes (auto buffer and buffer chaining)
16.6.2 IDMA Interface Signals
The MPC823 IDMA has two dedicated control signals per channel—DMA request and DMA
acknowledge. IDMA accepts DMA requests from the DREQ1 and DREQ2 signals and
acknowledges the request with the SDACK1 and SDACK2 signals. The peripheral used with
these signals can either be a source or destination of the IDMA transfers. The DREQx
signals are also used for memory-to-memory request generation and, in this case, should
be connected to the timer that controls the transfer.
16.6.2.1 DREQx AND SDACKx. These are the handshake signals between the MPC823
and the peripheral that needs to be serviced. When the peripheral asks for IDMA service, it
asserts DREQx and the MPC823 begins the IDMA process. While the service is in progress,
SDACKx is asserted during accesses to the device. DREQx can be configured to be either
edge or level sensitive by programming the DRxM field in the RCCR. The DRQP field in the
RCCR control IDMA channel priority in relation to the serial channels. To enable the DREQx
signals, the corresponding DREQx bit in the PCSO register should be set. When the DREQx
signals are configured as edge-sensitive requests, the edge on which a request is generated
is controlled by the corresponding EDMx bit in the PCINT register. See Section 16.14.6 The
Port B Registers for details on the Port C registers.
16.6.3 IDMA Operation
Every IDMA operation involves the following series of events—IDMA channel initialization,
data transfer, and block termination. In the initialization phase, the core loads the
IDMA-specific parameter RAM with control information, initializes the IDMA buffer
descriptors, and starts the channel. In the transfer phase, IDMA accepts requests for
operand transfers and provides addressing and bus control for the transfers. The
termination phase occurs when the operation is complete and IDMA interrupts the core if
interrupts are enabled. To initialize a block transfer operation, you must initialize the IDMA
registers. The IDMA buffer descriptors must be initialized with information describing the
data block, device type, and other special control options. Refer to Section 16.6.3.2 IDMA
相關PDF資料
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MPC8241LVR200X 32-BIT, 200 MHz, RISC PROCESSOR, PBGA357
MPC8241LVR166X 32-BIT, 166 MHz, RISC PROCESSOR, PBGA357
MPC8241LVR266D 32-BIT, 266 MHz, RISC PROCESSOR, PBGA357
MPC8241LZQ166D 32-BIT, 166 MHz, RISC PROCESSOR, PBGA357
MPC8241LZP166B 32-BIT, 166 MHz, RISC PROCESSOR, PBGA357
相關代理商/技術參數(shù)
參數(shù)描述
MPC8240 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:Integrated Processor Hardware Specifications
MPC8240EC 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:Integrated Processor Hardware Specifications
MPC8241 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Intergrated Processor Hardware Specifications
MPC8241EC 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:MPC8241 Integrated Processor Hardware Specifications
MPC8241LVR166D 功能描述:微處理器 - MPU INTEGRATED HOST PROC RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數(shù)據(jù)總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數(shù)據(jù) RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324
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