參數(shù)資料
型號(hào)： MPC823ZT25
廠商： MOTOROLA INC
元件分類(lèi)： 微控制器/微處理器
英文描述： 32-BIT, RISC PROCESSOR, PBGA256
封裝： 23 X 23 MM, 1.27 MM PITCH, PLASTIC, BGA-256
文件頁(yè)數(shù)： 608/1407頁(yè)
文件大?。?/td> 13074K
代理商： MPC823ZT25
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Data Cache
10-10
MPC823 USER’S MANUAL
MOTOROLA
DATA
CACHE
10
V—Valid Cache Line
0 = Entry is not valid.
1 = Entry is valid.
Bits 27–31—Reserved
These bits are reserved and should be set to 0.
10.4 OPERATING THE DATA CACHE
The data cache is a three-state design. Two bits are included in each cache line to maintain
the line’s state information. The status bits keep track of whether or not the line is valid or if
it has been modified relative to memory. These modes are invalid, modified-valid, and
unmodified-valid.
10.4.1 Data Cache Read
There are two possible outcomes of a data cache read:
Read Hit—On a cache hit, the requested word is immediately transferred to the
load/store unit and the LRU state of the set is updated. No state transition occurs and
the access time is 1 clock (zero wait state).
Read Miss—A line in the cache is selected to hold the data that will be fetched from
memory. The selection algorithm gives first priority to invalid lines and if both lines are
invalid, the way zero line is selected first. If neither of the two candidate lines in the
selected set is invalid, then one of the lines is selected by the LRU algorithm for
replacement. If the selected line is valid-modified (dirty), then it is kept in a special buffer
to be written out (flushed) to memory or a later time.
Subsequently, the address of the missed entry is sent to the system interface unit with
a request to retrieve the cache line. The system interface unit arbitrates for the bus and
initiates a 4-word burst transfer read request. The transfer begins with the aligned word
containing the missed data, followed by the remaining word in the line, then by the word
at the beginning of the line (wraparound). As the missed word is received from the bus,
it is delivered (forwarded) directly to the load/store unit. When the line has been fully
received, it is written into the cache. The data cache supports further requests as long
as they hit in the cache immediately after the arrival of the critical word.
After the line with the requested data has been brought from memory, the dirty line kept
in the buffer is sent to the system interface unit to be written out (flushed) to memory. If
a bus error is detected during the fetch of the missed “critical word”, a machine check
interrupt is generated. If a bus error occurs on any other word in the line transfer, the
line is marked invalid. On the other hand, if no bus error is encountered, the cache line
is marked unmodified-valid. If a bus error is detected during the dirty line flush, a
machine check interrupt is generated (the dirty line ush error is an imprecise interrupt).
For more information about reading the address and data of a line, see
相關(guān)PDF資料
PDF描述
MPC8241LVR200X 32-BIT, 200 MHz, RISC PROCESSOR, PBGA357
MPC8241LVR166X 32-BIT, 166 MHz, RISC PROCESSOR, PBGA357
MPC8241LVR266D 32-BIT, 266 MHz, RISC PROCESSOR, PBGA357
MPC8241LZQ166D 32-BIT, 166 MHz, RISC PROCESSOR, PBGA357
MPC8241LZP166B 32-BIT, 166 MHz, RISC PROCESSOR, PBGA357
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
MPC8240 制造商:MOTOROLA 制造商全稱(chēng):Motorola, Inc 功能描述:Integrated Processor Hardware Specifications
MPC8240EC 制造商:MOTOROLA 制造商全稱(chēng):Motorola, Inc 功能描述:Integrated Processor Hardware Specifications
MPC8241 制造商:FREESCALE 制造商全稱(chēng):Freescale Semiconductor, Inc 功能描述:Intergrated Processor Hardware Specifications
MPC8241EC 制造商:FREESCALE 制造商全稱(chēng):Freescale Semiconductor, Inc 功能描述:MPC8241 Integrated Processor Hardware Specifications
MPC8241LVR166D 功能描述:微處理器 - MPU INTEGRATED HOST PROC RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數(shù)據(jù)總線寬度:32 bit 最大時(shí)鐘頻率:536 MHz 程序存儲(chǔ)器大小:32 KB 數(shù)據(jù) RAM 大小:128 KB 接口類(lèi)型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-324
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