參數(shù)資料
型號： MPC566MZP56
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 56 MHz, RISC MICROCONTROLLER, PBGA388
封裝： 27 X 27 MM, 1 MM PITCH, PLASTIC, MO-151AAL-1, BGA-388
文件頁數(shù)： 804/1387頁
文件大?。?/td> 18462K
代理商： MPC566MZP56
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MOTOROLA
Chapter 10. Memory Controller
10-37
Programming Model
23
WP
Write protect. An attempt to write to the range of addresses specified in a base address register
that has this bit set can cause the TEA signal to be asserted by the bus-monitor logic (if enabled),
causing termination of this cycle.
0 Both read and write accesses are allowed
1 Only read accesses are allowed. The CSx signal and TA are not asserted by the memory
controller on write cycles to this memory bank. WPER is set in the MSTAT register if a write to
this memory bank is attempted
24
—
Reserved
25
BL 1
Burst Length – This field specifies the maximum number of words that may comprise a burst
access for this memory region. This field has an effect only in the case when the burst accesses
are initiated by the USIU (SIUMCR[BURST_EN] =1).
0 Burst access of up to 4 words
1 Burst access of up to 8 words
26
WEBS
Write-enable/byte-select. This bit controls the functionality of the WE/BE pads.
0The WE/BE pads operate as WE
1The WE/BE pads operate as BE
27
TBDIP
Toggle-burst data in progress. TBDIP determines how long the BDIP strobe will be asserted for
each data beat in the burst cycles.
28
LBDIP
Late-burst-data-in-progress (LBDIP). This bit determines the timing of the first assertion of the
BDIP pin in burst cycles.
NOTE: It is not allowed to set both LBDIP and TBDIP bits in a region’s base registers; the
behavior of the design in such cases is unpredictable.
0 Normal timing for BDIP assertion (asserts one clock after negation of TS
1 Late timing for BDIP assertion (asserts after the programmed number of wait states
29
SETA
External transfer acknowledge
0TA generated internally by memory controller
1TA generated by external logic. Note that programming the timing of CS/WE/OE strobes may
have no meaning when this bit is set
30
BI
Burst inhibit
0 Memory controller drives BI negated (high). The bank supports burst accesses.
1 Memory controller drives BI asserted (low). The bank does not support burst accesses.
NOTE: Following a system reset, the BI bit is set.
31
V
Valid bit. When set, this bit indicates that the contents of the base-register and option-register pair
are valid. The CS signal does not assert until the V-bit is set.
NOTE: An access to a region that has no V-bit set may cause a bus monitor timeout. See
Table 10-9 for the reset value of this bit in BR[0].
1 This feature is not available in mask sets prior to L99N.
Table 10-9. BRx[V] Reset Value
Branch Register
BRx[V] Reset Value
BR0
ID[3]
BR1
0
BR2
0
BR3
ID[20] & ID[31]
Table 10-8. BR[0] – BR[3] Bit Descriptions (continued)
Bit(s)
Name
Description
相關PDF資料
PDF描述
MPC566CZP40 32-BIT, FLASH, 40 MHz, RISC MICROCONTROLLER, PBGA388
MPC565CVR40 32-BIT, FLASH, 40 MHz, RISC MICROCONTROLLER, PBGA388
MPC565MZP56R2 32-BIT, FLASH, 56 MHz, RISC MICROCONTROLLER, PBGA388
MPC565CVR56 32-BIT, FLASH, 56 MHz, RISC MICROCONTROLLER, PBGA388
MPC60333 32-BIT, 33.33 MHz, RISC PROCESSOR, CQFP240
相關代理商/技術參數(shù)
參數(shù)描述
MPC566MZP56 制造商:Freescale Semiconductor 功能描述:32-BIT MICROCONTROLLER IC POWER 5xx 56
MPC5673F 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:MPC5674F Microcontroller Data Sheet
MPC5673K 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Microcontroller is a 32-bit embedded controller designed for advanced
MPC5674ADAT516 制造商:Freescale Semiconductor 功能描述:ADAPTER BOARD FOR MPC567 - Boxed Product (Development Kits)
MPC5674F 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:MPC5674F Microcontroller Data Sheet
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