參數(shù)資料
型號： MPC566MZP56
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 56 MHz, RISC MICROCONTROLLER, PBGA388
封裝： 27 X 27 MM, 1 MM PITCH, PLASTIC, MO-151AAL-1, BGA-388
文件頁數(shù)： 659/1387頁
文件大?。?/td> 18462K
代理商： MPC566MZP56
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8-6
MPC565/MPC566 Reference Manual
MOTOROLA
System Clock During PLL Loss of Lock
8.2.5
PLL Pins
The following pins are dedicated to the PLL operation:
VDDSYN — Drain voltage. This is the VDD dedicated to the analog PLL circuits.
The voltage should be well-regulated and the pin should be provided with an
extremely low impedance path to the VDD power rail. VDDSYN should be bypassed
to VSSSYN by a 0.1 F capacitor located as close as possible to the chip package.
VSSSYN — Source voltage. This is the VSS dedicated to the analog PLL circuits.
The pin should be provided with an extremely low impedance path to ground.
VSSSYN should be bypassed to VDDSYN by a 0.1 F capacitor located as close as
possible to the chip package.
XFC — External filter capacitor. XFC connects to the off-chip capacitor for the PLL
filter. One terminal of the capacitor is connected to XFC, and the other terminal is
connected to VDDSYN.
— The off-chip capacitor must have the following values (preliminary):
– 0 < MF + 1 < 4(1130 x (MF + 1) – 80) pF
–MF + 1
≥ 42100 x (MF + 1) pF
Note: Where MF = the value stored on MF[0:11]. This is one less than the desired frequency multiplication.
8.3
System Clock During PLL Loss of Lock
At reset, until the SPLL is locked, the SPLL output clock is disabled.
During normal operation (once the PLL has locked), either the oscillator or an external
clock source is generating the system clock. In this case, if loss of lock is detected and the
LOLRE (loss of lock reset enable) bit in the PLPRCR is cleared, the system clock source
continues to function as the PLL’s output clock. The USIU timers can operate with the input
clock to the PLL, so that these timers are not affected by the PLL loss of lock. Software can
use these timers to measure the loss-of-lock period. If the timer reaches the user-preset
software criterion, the MPC565/MPC566 can switch to the backup clock by setting the
switch to backup clock (STBUC) bit in the SCCR, provided the limp mode enable (LME)
bit in the SCCR is set.
If loss of lock is detected during normal operation, assertion of HRESET (for example, if
LOLRE is set) disables the PLL output clock until the lock condition is met. During hard
reset, the STBUC bit is set as long as the PLL lock condition is not met and clears when the
PLL is locked. If STBUC and LME are both set, the system clock switches to the backup
clock (BUCLK), and the chip operates in limp mode until STBUC is cleared.
Every change in the lock status of the PLL can generate a maskable interrupt.
相關(guān)PDF資料
PDF描述
MPC566CZP40 32-BIT, FLASH, 40 MHz, RISC MICROCONTROLLER, PBGA388
MPC565CVR40 32-BIT, FLASH, 40 MHz, RISC MICROCONTROLLER, PBGA388
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MPC565CVR56 32-BIT, FLASH, 56 MHz, RISC MICROCONTROLLER, PBGA388
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參數(shù)描述
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