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參數(shù)資料
| 型號(hào)： | MFR4300_07 |
| 廠商： | 飛思卡爾半導(dǎo)體(中國(guó))有限公司 |
| 英文描述： | FlexRay Communication Controllers |
| 中文描述： | FlexRay通信控制器 |
| 文件頁(yè)數(shù)： | 222/266頁(yè) |
| 文件大?。?/td> | 1130K |
| 代理商： | MFR4300_07 |
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Clocks and Reset Generator (CRG)
MFR4300 Data Sheet, Rev. 3
222
Freescale Semiconductor
6.2
MFR4300 Relevant Pins for the CRG
Table 6-1
describes the MFR4300 pins relevant for the CRG block.
6.3
CRG Registers
6.3.1
Detection Enable Register (DER)
Table 6-1. MFR4300 Relevant Pins for the CRG
Pin Name
1
1
# – signal is active-low
2
Acronyms:
PC
–
(Pullup/pulldown Controlled) Register controlled internal weak pullup/pulldown for a pin in the input mode
PD – (Pulldown) Internal weak pulldown for a pin in the input mode
DC – (Drive strength Controlled) Register controlled drive strength for a pin in the output mode
Z – Tristated pin
3
Reset state: All pins with the PC option – pullup/pulldown is disabled,
all pins with the DC option – have full drive strength
In/Out
Pin type
2,3
Functional Description
TXD_BG[1:2]/IF_SEL[1:0]
I/O
DC/PD
PHY Data transmitter output / Host interface select
CHICLK_CC
I
-
External CHI clock input –
selectable
CLKOUT/TM0
I/O
DC
Controller clock output–selectable between disabled, 4/10/40 MHz/ Test
mode selection
for production testing only
RESET#
I
-
Hardware reset input
INT_CC#
O
OD/DC
Controller interrupt output
TEST
I
PD
Factory Test mode select–
should be tied to logic low in application
DBG[3:2]/CLK_S[1:0]
I/O
DC/PD
Debug strobe point / Output clock select
EXTAL/CLK_CC
I
-
Crystal driver / External clock pin
XTAL
I
-
Crystal driver pin
Address in MFR4300 = 0x00E0
Write: Any Time
15
0
14
0
13
0
12
0
11
0
10
0
9
0
8
0
7
0
6
0
5
0
4
0
3
0
2
0
1
0
0
R
W
CMIE
Reset
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
Figure 6-1. Detection Enable Register (DER)
Table 6-2. DER Field Descriptions
Field
Description
0
CMIE
Clock Monitor Mechanism Enable
0 Range filter disabled
1 Range filter enabled
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PDF描述 |
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