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參數(shù)資料
| 型號： | MFR4300_07 |
| 廠商： | 飛思卡爾半導(dǎo)體(中國)有限公司 |
| 英文描述： | FlexRay Communication Controllers |
| 中文描述： | FlexRay通信控制器 |
| 文件頁數(shù)： | 218/266頁 |
| 文件大?。?/td> | 1130K |
| 代理商： | MFR4300_07 |
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Dual Output Voltage Regulator (VREG3V3V2)
MFR4300 Data Sheet, Rev. 3
218
Freescale Semiconductor
5.2.3
V
DD
, V
SS
— Regulator Output1 (Core Logic)
Signals V
DD
/V
SS
are the primary outputs of VREG3V3V2 that provide the power supply for the core
logic. These signals are connected to device pins to allow external decoupling capacitors (100 nF
…
220 nF,
X7R ceramic).
In shutdown mode an external supply at V
DD
/V
SS
can replace the voltage regulator.
5.2.4
V
DDOSC
, V
SSOSC
— Regulator Output2 (OSC)
Signals V
DDOSC
/V
SSOSC
are the secondary outputs of VREG3V3V2 that provide the power supply for the
oscillator. These signals are connected to device pins to allow external decoupling capacitors (100 nF
…
220
nF, X7R ceramic).
In shutdown mode an external supply at V
DDOSC
/V
SSOSC
can replace the voltage regulator.
5.3
Functional Description
Block VREG3V3V2 is a voltage regulator as depicted in
Figure 5-1
. The regulator functional elements are
the regulator core (REG), a power-on reset module (POR) and a low-voltage reset module (LVR). There
is also the regulator control block (CTRL) which manages the operating modes of VREG3V3V2.
5.3.1
REG — Regulator Core
VREG3V3V2, respectively its regulator core has two parallel, independent regulation loops (REG1 and
REG2) that differ only in the amount of current that can be sourced to the connected loads. Therefore, only
REG1 providing the supply at V
DD
/V
SS
is explained. The principle is also valid for REG2.
The regulator is a linear series regulator with a bandgap reference in its full-performance mode and a
voltage clamp in reduced-power mode. All load currents flow from input V
DDR
to V
SS
or V
SSOSC
, the
reference circuits are connected to V
DDA
and V
SSA
.
5.3.2
Full-performance Mode
In full-performance mode, a fraction of the output voltage (V
DD
) and the bandgap reference voltage are
fed to an operational amplifier. The amplified input voltage difference controls the gate of an output driver.
5.3.3
POR — Power On Reset
This functional block monitors output V
DD
. If V
DD
is below V
PORD
, signal POR is high; if it exceeds
V
PORD
, the signal goes low. The transition to low forces the CPU into the power-on sequence.
Due to its role during chip power-up, this module must be active in all operating modes of VREG3V3V2.
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PDF描述 |
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