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參數(shù)資料
| 型號： | MFR4300_07 |
| 廠商： | 飛思卡爾半導體(中國)有限公司 |
| 英文描述： | FlexRay Communication Controllers |
| 中文描述： | FlexRay通信控制器 |
| 文件頁數(shù)： | 17/266頁 |
| 文件大?。?/td> | 1130K |
| 代理商： | MFR4300_07 |
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MFR4300 Data Sheet, Rev. 3
Freescale Semiconductor
17
Figure Number
Title
Page
Figure 3-127. Inconsistent Channel Assignment. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 178
Figure 3-128. Message Buffer Reconfiguration Scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179
Figure 3-129. Received Frame FIFO Filter Path. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 182
Figure 3-130. Dual Channel Device Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 184
Figure 3-131. Single Channel Device Mode (Channel A) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185
Figure 3-132. Single Channel Device Mode (Channel B). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185
Figure 3-133. External Offset Correction Write and Application Timing . . . . . . . . . . . . . . . . . . . . . . 186
Figure 3-134. External Rate Correction Write and Application Timing. . . . . . . . . . . . . . . . . . . . . . . . 186
Figure 3-135. Sync Table Memory Layout. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 187
Figure 3-136. Sync Frame Table Trigger and Generation Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . 189
Figure 3-137. Strobe Signal Timing (type = pulse, clk_offset = -2). . . . . . . . . . . . . . . . . . . . . . . . . . . 192
Figure 3-138. Strobe Signal Timing (type = pulse, clk_offset = +4) . . . . . . . . . . . . . . . . . . . . . . . . . . 192
Figure 3-139. Slot Status Vector Update. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 194
Figure 3-140. Slot Status Counting and SSCRn Update. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 196
Figure 3-141. Scheme of cascaded interrupt request. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 199
Figure 3-142. INT_CC# generation scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200
Figure 3-143. Scheme of combined interrupt flags. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200
Figure 4-1.
Part ID Register (PIDR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208
Figure 4-2.
ASIC Version Number Register (AVNR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208
Figure 4-3.
Host Interface Pins Drive Strength Register (HIPDSR). . . . . . . . . . . . . . . . . . . . . . . . . 208
Figure 4-4.
Physical Layer Pins Drive Strength Register (PLPDSR) . . . . . . . . . . . . . . . . . . . . . . . . 209
Figure 4-5.
Host Interface Pins Pullup/pulldown Enable Register (HIPPER) . . . . . . . . . . . . . . . . . 209
Figure 4-6.
Host Interface Pins Pullup/pulldown Control Register (HIPPCR). . . . . . . . . . . . . . . . . 211
Figure 4-7.
Physical Layer Pins Pullup/pulldown Enable Register (PLPPER). . . . . . . . . . . . . . . . . 212
Figure 4-8.
Physical Layer Pins Pullup/pulldown Control Register (PLPPCR) . . . . . . . . . . . . . . . . 213
Figure 5-1.
VREG3V3 Block Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 216
Figure 6-1.
Detection Enable Register (DER). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222
Figure 6-2.
Clock and Reset Status Register (CRSR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 223
Figure 6-3.
CRG Power On Reset. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 225
Figure 6-4.
Low Voltage Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 226
Figure 6-5.
Clock Monitor Failure Reset. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 226
Figure 6-6.
External Reset. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 227
Figure 6-7.
Interface Selection during Power-on or Low Voltage Reset or Clock Monitor Failure. 227
Figure 6-8.
Interface Selection during External Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 228
相關PDF資料 |
PDF描述 |
|---|---|
| MFR4300 | FlexRay Communication Controllers |
| MG-3020DD | Crystal oscillator |
| MG-3020DD | Multi-Output Crystal Oscillator(多輸出晶體振蕩器) |
| MG-5100SA | Multi-Output Crystal Oscillator(多輸出晶體振蕩器) |
| MG-7010SA | Crystal oscillator |
相關代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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