參數(shù)資料
型號(hào)： MCIMX281AVM4B
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, 454 MHz, RISC PROCESSOR, PBGA289
封裝： 14 X 14 MM, 0.80 MM PITCH, ROHS COMPLIANT, PLASTIC, MAPBGA-289
文件頁(yè)數(shù)： 29/72頁(yè)
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代理商： MCIMX281AVM4B
i.MX28 Applications Processors Data Sheet for Automotive Products, Rev. 1
Freescale Semiconductor
35
Figure 10 shows MII transmit signal timings. Table 40 describes the timing parameters (M5–M8) shown
in the figure.
Figure 10. MII Transmit Signal Timing Diagram
1 ENET0_TX_EN, ENET0_TX_CLK, and ENET0_TXD0 have the same timing in 10-Mbps 7-wire interface mode.
3.5.4.1.3
MII Asynchronous Inputs Signal Timing (ENET0_CRS and ENET0_COL)
Figure 11 shows MII asynchronous input timings. Table 41 describes the timing parameter (M9) shown in
the figure.
Figure 11. MII Async Inputs Timing Diagram
1 ENET0_COL has the same timing in 10-Mbit 7-wire interface mode.
Table 40. MII Transmit Signal Timing
ID
Characteristic1
Min.
Max.
Unit
M5
ENET0_TX_CLK to ENET0_TXD[3:0], ENET0_TX_EN,
ENET0_TX_ER invalid
5—
ns
M6
ENET0_TX_CLK to ENET0_TXD[3:0], ENET0_TX_EN,
ENET0_TX_ER valid
—20
ns
M7
ENET0_TX_CLK pulse width high
35%
65%
ENET0_TX_CLK
period
M8
ENET0_TX_CLK pulse width low
35%
65%
ENET0_TX_CLK
period
Table 41. MII Asynchronous Inputs Signal Timing
ID
Characteristic
Min.
Max.
Unit
M91
ENET0_CRS to ENET0_COL minimum pulse width
1.5
—
ENET0_TX_CLK period
ENET0_TX_CLK (input)
ENET0_TXD[3:0] (outputs)
ENET0_TX_EN
ENET0_TX_ER
M7
M8
M5
M6
ENET0_CRS, ENET0_COL
M9
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PDF描述
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MCZ33781EK SPECIALTY MICROPROCESSOR CIRCUIT, PDSO32
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參數(shù)描述
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