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參數(shù)資料
| 型號(hào)： | MC8641DVU1250JC |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | MICROPROCESSOR, CBGA1023 |
| 封裝： | 33 X 33 MM, ROHS COMPLIANT, CERAMIC, BGA-1023 |
| 文件頁數(shù)： | 109/140頁 |
| 文件大?。?/td> | 1484K |
| 代理商： | MC8641DVU1250JC |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁當(dāng)前第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁
MPC8641 and MPC8641D Integrated Host Processor Hardware Specifications, Rev. 0
70
Freescale Semiconductor
PCI Express
13.3
SerDes Transmitter and Receiver Reference Circuits
Figure 49 shows the reference circuits for SerDes data lane’s transmitter and receiver.
Figure 49. SerDes Transmitter and Receiver Reference Circuits
The DC and AC specification of SerDes data lanes are defined in each interface protocol section below
(PCI Express or Serial Rapid IO) in this document based on the application usage:”
Note that external AC Coupling capacitor is required for the above two serial transmission protocols with
the capacitor value defined in specification of each protocol section.
14 PCI Express
This section describes the DC and AC electrical specifications for the PCI Express bus of the MPC8641.
14.1
DC Requirements for PCI Express SD
n_REF_CLK and
SD
n_REF_CLK
For more information, see Section 13.1, “DC Requirements for SerDes Reference Clocks.”
14.2
AC Requirements for PCI Express SerDes Clocks
Table 48 lists AC requirements.
Table 48. SD
n_REF_CLK and SDn_REF_CLK AC Requirements
Symbol
Parameter Description
Min
Typical
Max
Units
Notes
tREF
REFCLK cycle time
-
10
-
ns
—
tREFCJ
REFCLK cycle-to-cycle jitter. Difference in the period of any two
adjacent REFCLK cycles
—
100
ps
—
tREFPJ
Phase jitter. Deviation in edge location with respect to mean
edge location
–50
—
50
ps
—
50
Ω
50
Ω
Receiver
Transmitter
SD1_TX
n or
SD2_TX
n
SD1_TX
n or
SD2_TX
n
SD1_RX
n or
SD2_RX
n
SD1_RX
n or
SD2_RX
n
50
Ω
50
Ω
相關(guān)PDF資料 |
PDF描述 |
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