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參數(shù)資料
| 型號： | MC68HC08JL3H |
| 廠商： | 飛思卡爾半導(dǎo)體(中國)有限公司 |
| 英文描述： | Microcontrollers |
| 中文描述： | 微控制器 |
| 文件頁數(shù)： | 170/198頁 |
| 文件大?。?/td> | 879K |
| 代理商： | MC68HC08JL3H |
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Technical Data
MC68H(R)C08JL3
—
Rev. 4.1
170
Freescale Semiconductor
16.4 Functional Description
Figure 16-1
shows the structure of the LVI module. The LVI is enabled
after a reset. The LVI module contains a bandgap reference circuit and
comparator. Setting LVI disable bit (LVID) disables the LVI to monitor
V
DD
voltage. The LVI trip voltage selection bits (LVIT1, LVIT0)
determines at which V
DD
level the LVI module should take actions.
The LVI module generates one output signal:
LVI Reset
— an reset signal will be generated to reset the CPU when
V
DD
drops to below the set trip point.
Figure 16-1. LVI Module Block Diagram
16.5 LVI Control Register (CONFIG2/CONFIG1)
LOW V
DD
DETECTOR
LVT1
LVID
V
DD
LVI RESET
LVT0
V
DD
> LVI
TRIP
= 0
V
DD
< LVI
TRIP
= 1
Address:
$001E
Bit 7
6
5
4
3
2
1
Bit 0
Read:
IRQPUD
R
R
LVIT1
LVIT0
R
R
R
Write:
Reset:
0
0
0
Not affected
Not affected
0
0
0
POR:
0
0
0
0
0
0
0
0
R
= Reserved
Figure 16-2. Configuration Register 2 (CONFIG2)
相關(guān)PDF資料 |
PDF描述 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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