Index
SIOP (serial input/output port)
block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
105description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
104features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
104I/O register summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
105I/O registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
112low-power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
116operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
106timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
110–111SIOP control register (SCR) . . . . . . . . . . . . . . . . . . . . . .
107, 112, 115SIOP data register (SDR) . . . . . . . . . . . . . . . . . . . . . . . . . . . .
114–115SIOP status register (SSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
114software failure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
80software interrupt vector . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
56SPE bit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
107, 112, 115specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
127See "electrical specifications." . . . . . . . . . . . . . . . . . . . . . . . . .
128See "mechanical specifications." . . . . . . . . . . . . . . . . . . . . . . .
139SPIF bit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
114stack pointer (SP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
24stack RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
24, 56stop mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
59effect on ADC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
125effect on capture/compare timer . . . . . . . . . . . . . . . . . . . . . . . .
102effect on COP watchdog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
82effect on SIOP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
116STOP instruction flowchart . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
62stop recovery timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
60STOP/WAIT clock logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
64supply voltage (V
DD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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