Index
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Index
SIOP status register (SSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . .
114timer control register (TCR) . . . . . . . . . . . . . . . . . . . . . . . 55–56, 95 timer registers (TRH/L) . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
96–98ICF bit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55, 94, 97, 100, 102 ICIE bit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
55, 94–
95IEDG bit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
96index register (X) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
34–
37input capture interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
86input capture registers (ICRH/L) . . . . . . . . . . . . . . 89, 96–97, 100, 102 instruction set . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
34addressing modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
34instruction set summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
42instruction types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
37opcode map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
48internal clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
80frequency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
15internal RC oscillator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
120,
123Interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
94interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
49external interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
53external interrupt logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
54external interrupt timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
54–
55interrupt flowchart . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
58interrupt processing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
56interrupt sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
53interrupt stacking order . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
57reset/interrupt vector addresses . . . . . . . . . . . . . . . . . . . . . . . . .
57software interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
53timer interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
55introduction, MC68HC05P9A . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
9IRQ latch . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
53IRQ pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
17, 53IRQ/V
PP pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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