參數(shù)資料
型號: MC68HC05L25PB
廠商: MOTOROLA INC
元件分類: 微控制器/微處理器
英文描述: 8-BIT, MROM, 2.1 MHz, MICROCONTROLLER, PQFP52
封裝: TQFP-52
文件頁數(shù): 25/212頁
文件大?。?/td> 2286K
代理商: MC68HC05L25PB
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Time Base
Technical Data
MC68HC05L25 Rev. 3.0
120
Time Base
MOTOROLA
9.3.4 COP
The computer operating properly (COP) watchdog timer on the
MC68HC05L25 is controlled by the COPE and COPC bits in the TBCR2
register.
The COP uses the same clock as TBI that is selected by the TBR1 and
TBR0 bits. The TBI clock is divided by four and overflow of this divider
generates COP timeout reset if the COP enable (COPE) bit is set. The
COP timeout reset has the same vector address as power-on and
external RESET. To prevent the COP timeout, the COP divider is
cleared by writing a one to the COP clear (COPC) bit.
When the time base divider is driven by the OSC clock, the clock for the
divider is suspended during stop mode or when FOSCE is equal to zero.
This may cause stretching of the COP period or no COP timeout reset
occurring when there is a processing error. It is recommended that the
XOSC clock be used as the clock source for time base to avoid these
problems.
When the COP is enabled during stop mode and the time base is driven
by the XOSC clock, the divider does not stop counting and the COPC bit
must be triggered to prevent the COP timeout. It is recommended that
the COP watchdog should be disabled for a system that must have
intentional use of the stop mode period longer than the COP timeout
period.
Table 9-3. COP Timeout Period
TBCR2
COP Period (ms)
TBR1 TBR0
OSC = 4.0 MHz
OSC = 4.1943 MHz
XOSC = 32.768 kHz
Min
Max
Min
Max
Min
Max
0
12.3
16.4
11.7
15.6
11.7
15.6
0
1
393
524
375
500
375
500
1
0
786
1048
750
1000
750
1000
1
1573
2097
1500
2000
1500
2000
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PDF描述
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