參數(shù)資料
型號： MC68EN360FE25V
廠商： MOTOROLA INC
元件分類： 微控制器/微處理器
英文描述： QUad Integrated Communications Controller Users Manual
中文描述： 32-BIT, 25 MHz, RISC MICROCONTROLLER, CQFP240
封裝： CERAMIC, QFP-240
文件頁數(shù)： 591/962頁
文件大小： 2817K
代理商： MC68EN360FE25V
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Serial Communication Controllers (SCCs)
MOTOROLA
MC68360 USER’S MANUAL
7-267
20.Clear GADDR1–GADDR4. The group hash table is not
used.
21.Write PADDR1_H with $0000, PADDR1_M with $0000, and PADDR1_L
with $0040 to configure the physical address.
22.Write P_Per with $0000. It is not used.
23.Clear IADDR1–IADDR4. The individual hash table is not
used.
24.Clear TADDR_H, TADDR_M, and TADDR_L for the sake of clarity.
25.Initialize the Rx BD. Assume the Rx data buffer is at $00001000 in main memory.
Write $B000 to Rx_BD_Status. Write $0000 to Rx_BD_Length (not required—
done for instructional purposes only). Write $00001000 to Rx_BD_Pointer.
26.Initialize the Tx BD. Assume the Tx data frame is at $00002000 in main memory
and contains fourteen 8-bit characters (destination and source addresses plus
the type field). Write $FC00 to Tx_BD_Status. Add PAD to the frame and
generate a CRC. Write $000D to Tx_BD_Length. Write $00002000 to
Tx_BD_Pointer.
27.Write $FFFF to the SCCE to clear any previous events.
28.Write $001A to the SCCM to enable the TXE, RXF, and TXB interrupts.
29.Write $40000000 to the CIMR to allow SCC1 to generate a system interrupt. (The
CICR should also be initialized.)
30.Write $00000000 to GSMR_H1 to enable normal operation of all modes.
31.Write $1088000C to GSMR_L1 to configure the CTS (CLSN) and CD (RENA) pins
to automatically control transmission and reception (DIAG bits) and the Ethernet
mode. TCI is set to allow more setup time for the EEST to receive the QUICC’s
transmit data. TPL and TPP are set as required for Ethernet. The DPLL is not used
with Ethernet. Notice that the transmitter (ENT) and receiver (ENR) have not been
enabled yet.
32.Write $D555 to DSR
33.Set the PSMR1 to $0A0A to configure 32-bit CRC, promiscuous mode (receive all
frames), and begin searching for the start frame delimiter 22 bits after RENA.
34.Enable the TENA pin (RTS). Since the MODE bits in GSMR have been written
to Ethernet, the TENA signal is low. Write PCPAR bit 0 with a one. Write
PCDIR bit 0 with a zero.
35.Write $1088003C to GSMR_L1 to enable the SCC1 transmitter and receiver. This
additional write ensures that the ENT and ENR bits will be enabled last.
NOTE
After 14 bytes and the 46 bytes of automatic pad (plus the 4 bytes of CRC) have been trans-
mitted, the Tx BD is closed. Additionally, the receive buffer is closed after a frame is re-
ceived. Any additional receive data beyond 1520 bytes or a single frame will cause a busy
(out-of-buffers) condition since only one Rx BD was prepared.
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MC68EN360RC25L 功能描述:微處理器 - MPU QUICC ETHRN RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數(shù)據(jù)總線寬度:32 bit 最大時(shí)鐘頻率:536 MHz 程序存儲器大小:32 KB 數(shù)據(jù) RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-324
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