參數(shù)資料
型號(hào)： MC68EN360FE25V
廠商： MOTOROLA INC
元件分類： 微控制器/微處理器
英文描述： QUad Integrated Communications Controller Users Manual
中文描述： 32-BIT, 25 MHz, RISC MICROCONTROLLER, CQFP240
封裝： CERAMIC, QFP-240
文件頁數(shù)： 52/962頁
文件大小： 2817K
代理商： MC68EN360FE25V
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Signal Descriptions
2-4
MC68360 USER’S MANUAL
MOTOROLA
NOTE: I denotes input, 0 denotes output, and I/O is input/output.
Table 2-1. System Bus Signal Index (Normal Operation)(Continued)
Group
Signal Name
Mnemonic
Function
System
Control
Soft Reset
RESETS
Sft system reset. (open-drain I/O)
Hard Reset
RESETH
Hard system reset. (open-drain I/O)
Halt
HALT
Suspends external bus activity. (open-drain I/O)
Bus Error
BERR
Indicates an erroneous bus operation is being attempted.
(open-drain I/O)
Clock and Test System Clock Out 1
CLKO1
Internal system clock output 1. (O)
System Clock Out 2
CLKO2
Internal system clock output 2—normally 2x CLKO1. (O)
Crystal Oscillator
EXTAL,
XTAL
Connections for an external crystal to the internal oscillator
circuit. EXTAL (I), XTAL (O).
External Filter Ca-
pacitor
XFC
Connection pin for an external capacitor to filter the circuit of
the PLL (I).
Clock Mode Select
1–0
MODCK1–MODCK0 PINS SHOULD NOT BE SET TO 00
Instruction Fetch/
Development Serial
Input
IFETCH/DSI
Indicates when the CPU32+ is performing an instruction
word prefetch (O) or input to the CPU32+ background debug
mode (I).
Instruction Pipe 0/
Development Serial
Output
IPIPE0/DSO
Used to track movement of words through the instruction
pipeline (O) or output from the CPU32+ background debug
mode (O).
Instruction Pipe 1/
Row Address Select
1 Double-Drive
IPIPE1/RAS1DD
Used to track movement of words through the instruction
pipeline (O), or a row address select 1 “double-drive” output
(O).
Clock and Test
(Cont'd)
Breakpoint/
Development Serial
Clock
BKPT/DSCLK
Signals a hardware breakpoint to the QUICC (open-drain I/
O), or clock signal for CPU32+ background debug mode (I).
Freeze/Initial Config-
uration 2
FREEZE/
CONFIG2
Indicates that the CPU32+ has acknowledged a breakpoint
(O), or initial QUICC configuration select (I).
Three-State
TRIS
Used to three-state all pins if QUICC is configured as a mas-
ter. Sampled during system reset. (I)
Test Clock
TCK
Provides a clock for Scan test logic. (I)
Test Mode Select
TMS
Controls test mode operations. (I)
Test Data In
TDI
Serial test instructions and test data signal. (I)
Test Data Out
TDO
Serial test instructions and test data signal. (O)
Test Reset
TRST
Provides an asynchronous reset to the test controller. (I)
Power
Clock Synthesizer
Power
VCCSYN
Power supply to the PLL of the clock synthesizer.
Clock Synthesizer
Ground
GNDSYN
Ground supply to the PLL of the clock synthesizer.
Clock Out Power
VCCCLK
Power supply to clock out pins.
Clock Out Ground
GNDCLK
Ground supply to clock out pins.
Special Ground 1
GNDS1
Special ground for fast AC timing on certain system bus sig-
nals.
Special Ground 2
GNDS2
Special ground for fast AC timing on certain system bus sig-
nals.
System Power Sup-
ply and Return
VCC, GND
Power supply and return to the QUICC.
—
No Connect
NC4–NC1
Four no-connect pins.
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