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參數(shù)資料
| 型號： | MC68040RC40V |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 357/442頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MICROPROCESSOR 32BIT 182-PGA |
| 標準包裝： | 10 |
| 系列： | M680x0 |
| 處理器類型： | M680x0 32-位 |
| 速度： | 40MHz |
| 電壓： | 5V |
| 安裝類型： | 通孔 |
| 封裝/外殼： | 182-BEPGA |
| 供應(yīng)商設(shè)備封裝： | 182-PGA（47.24x47.24） |
| 包裝： | 托盤 |
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MOTOROLA
M68040 USER’S MANUAL
2- 1
SECTION 2
INTEGER UNIT
This section describes the organization of the M68040 integer unit (IU) and presents a
brief description of the associated registers. Refer to Section 3 Memory Management
Unit (Except MC68EC040 and MC68EC040V) for details concerning the memory
management unit (MMU) programming model, and to Section 9 Floating-Point Unit
(MC68040 Only) for details concerning the floating-point unit (FPU) programming model.
2.1 INTEGER UNIT PIPELINE
The IU carries out logical and arithmetic operations using six separate subunits. Each unit
is dedicated to a different stage of the IU pipeline, handling a total of six separate
instructions simultaneously. Pipelining is a technique that overlaps the processing of
different parts of several instructions. Pipelining simulates an assembly line with the IU
containing a number of instructions in different phases of processing. The IU pipeline
consists of six stages:
1. Instruction Fetch—Fetching an instruction from memory.
2. Decode—Converting an instruction into micro-instructions.
3. <ea> Calculate—If the instruction calls for data from memory, the location of the
data, its memory address is calculated.
4. <ea> Fetch—Data is fetched from memory.
5. Execute—The data is manipulated during execution.
6. Write-Back—The result of the computation is written back to on-chip caches or
external memory.
The pipeline contains special shadow registers that can begin processing future
instructions for conditional branches while the main pipeline is processing current
instructions. The <ea> calculate stage eliminates pipeline blockage for instructions with
postincrement, postdecrement, or immediate add and load to address register for updates
that occur in the <ea> calculate stage. The write-back stage can write data over the
system bus to store a result in external memory or directly to on-chip caches. These write-
backs to memory can be deferred until the most opportune moment because of the
M68040 bus interface. Figure 2-1 illustrates the IU pipeline.
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Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
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相關(guān)PDF資料 |
PDF描述 |
|---|---|
| ABB108DHBD | CONN EDGECARD 216PS R/A .050 SLD |
| MC68040RC33A | IC MICROPROCESSOR 32BIT 179-PGA |
| AMC60DRXI-S734 | CONN EDGECARD 120PS DIP .100 SLD |
| ACB108DHBN | CONN EDGECARD 216PS R/A .050 DIP |
| MPC8572LVTAVNE | MPU POWERQUICC III 1023FCPBGA |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MC68040V | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:M68000-compatible, high-performance, 32-bit microprocessors |
| MC6805S2 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:8-Bit Microcomputers |
| MC6805S2CL | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:8-Bit Microcomputers |
| MC6805S2CP | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:8-Bit Microcomputers |
| MC6805S2CS | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:8-Bit Microcomputers |
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