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參數(shù)資料
| 型號： | MC68040RC40V |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 340/442頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MICROPROCESSOR 32BIT 182-PGA |
| 標準包裝： | 10 |
| 系列： | M680x0 |
| 處理器類型： | M680x0 32-位 |
| 速度： | 40MHz |
| 電壓： | 5V |
| 安裝類型： | 通孔 |
| 封裝/外殼： | 182-BEPGA |
| 供應商設(shè)備封裝： | 182-PGA（47.24x47.24） |
| 包裝： | 托盤 |
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C- 8
M68040 USER’S MANUAL
MOTOROLA
BCLK
BUS
SIGNALS
+5 V
0 V
RSTI
TS
BR
CDIS, MDIS*,
IPL2–IPL0
BG
BB
TIP
VCC
Undefined
t 10
CLOCKS
2
CLOCKS
128
CLOCKS
>
MI
NOTE: * Not on MC68EC040V.
Figure C-2. MC68040V and MC68EC040V Initial Power-On Reset Timing
Once RSTI negates, the processor is internally held in reset for another 124 clocks
maximum. During the reset period, all signals that can be, are three-stated, and the rest
are driven to their inactive state. Once the internal reset signal negates, all bus signals
continue to remain in a high-impedance state until the processor is granted the bus.
Afterwards, the first bus cycle for reset exception processing begins. Figure C-2 illustrates
that the processor assumes implicit bus ownership before the first bus cycle begins.
For processor resets after the initial power-on reset, RSTI should be asserted for at least
10 clock periods. The Figure C-3 illustrates timings associated with a reset when the
processor is executing bus cycles. Note that BB and TIP (and TA if driven during a
snooped access) are negated before transitioning to a three-state level.
F
re
e
sc
a
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S
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I
Freescale Semiconductor, Inc.
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