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參數(shù)資料
| 型號(hào)： | MB90F574 |
| 廠商： | Fujitsu Limited |
| 英文描述： | Octal Bus Transceivers And Registers With 3-State Outputs 28-LCCC -55 to 125 |
| 中文描述： | 16位微控制器專有 |
| 文件頁(yè)數(shù)： | 46/135頁(yè) |
| 文件大小： | 2504K |
| 代理商： | MB90F574 |
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46
MB90570 Series
(1) 16-bit free run Timer
The 16-bit free run timer consists of a 16-bit up counter, a control register, and a communications prescaler
register. The value output from the timer counter is used as basic timer (base timer) for input capture (ICU) and
output compare (OCU).
A counter operation clock can be selected from four internal clocks (
φ
/4,
φ
/16,
φ
/32 and
φ
/64).
An interrupt can be generated by overflow of counter value or compare match with OCU compare register 0.
(Compare match requires mode setup.)
The counter value can be initialized to “0000
H
” by a reset, software clear or compare match with OCU compare
register 0.
Register Configuration
Block Diagram
free run timer data register (TCDT)
bit 1. . . . . . . . . . . . .
free run timer control status register (TCCS)
IVF
RESV
(Disabled)
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
bit 7
bit 6
bit 5
bit 4
Initial value
00000000
B
STOP
IVFE
CLR
MODE
CLK0
CLK1
bit 3
bit 2
bit 1
bit 0
R/W : Readable and writable
RESV: Reserved bit
Address
000058
H
Address
000056
H
000057
H
bit 15
Initial value
00000000
B
bit 14bit 13bit 12bit 11bit 10 bit 9 bit 8 bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W
T15 T14 T13 T12 T11 T10
T9
T8
T7
T6
T5
T4
T3
T2
T1
T0
free run timer data register (TCDT)
16-bit free run timer
interrupt request
#20*
* : Interrupt number
φ :
Machine clock frequency
OF: Overflow
2
OF
free run timer
control status register
(TCCS)
φ
16-bit counter
STOP
CLK
CLR
Communications
prescaler register
RESV
IVF
IVFE STOP MODE CLR
CLK1 CLK0
OCU compare register ch.0
match signal
I
Count value output
to ICO and OCU
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