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參數(shù)資料
| 型號(hào)： | MB86277PMC-G-BNDE1 |
| 廠商： | Fujitsu Semiconductor America Inc |
| 文件頁(yè)數(shù)： | 240/277頁(yè) |
| 文件大小： | 0K |
| 描述： | IC GRAPHIC CTRLR 2D 256LQFP |
| 特色產(chǎn)品： | Graphics Display Controllers (GDC) |
| 標(biāo)準(zhǔn)包裝： | 100 |
| 類(lèi)型： | 視頻、圖形控制器 |
| 應(yīng)用： | TV |
| 安裝類(lèi)型： | 表面貼裝 |
| 封裝/外殼： | 256-LQFP |
| 供應(yīng)商設(shè)備封裝： | 256-LQFP（28x28） |
| 包裝： | 托盤(pán) |
| 其它名稱： | 865-1180 |
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FUJITSU LIMITED
PRELIMINARY and CONFIDENTIAL
MB86277 MINT
Graphics Controller
65
Specifications Rev. 1.0
6
6....6
6
The external synchronous signal
The display scan can be performed by synchronizing horizontal/vertical synchronous signal from the
external.
In selecting the external synchronization mode, MINT is sampling the HSYNC signal and displays
the synchronizing the external video signal. Either the internal PLL clock or the DCLKI input
signal could be selected for the sampling clock. Also, the superimposed analog output is performed
by the chroma key process.
The following diagram shows an example of the external
synchronization circuit.
HSYNC
VSYNC
CORAL
Video SW
Digital
RGB
Out
Analog
RGB In
Superimposed
Analog
RGB Out
Hsync In
Vsync In
GV
(Pedestal Clump Input)
Compare
3 states
KEYC
External Sync
Enable
Hsync Out
Vsync Out
Cursor 0
Cursor 1
L0
buffer
register
CKM bit
ESY bit
Display Timming
Generator
O
v
e
rl
a
p
D
A
C
D-FFs
Latency compensation for DAC
L0
L1
L2
L3
L4
L5
An example of the external synchronization circuit
The external synchronization mode is performed by setting the ESY bit of the DCM register. In
setting the external synchronization mode, HSYNC, VSYNC, and EO pin of MINT is changed to the
input mode. After that it needs to be provided the synchronous signal by using the 3 state buffer from
the external. When turning off the external synchronization mode, MINT internal ESY bit needs to
be switched OFF after disconnecting the synchronous input signal from the external.
The buffer of the external synchronization signal must not be switched ON when the synchronous
output signal of MINT is ON. Follow the previous instruction to prevent simultaneous ON from
occurring.
In using the external synchronous signal with the display clock based on the internal PLL, MINT
extends the clock period and fits the clock phase with the horizontal synchronous signal phase after
inputting the horizontal synchronous pulse.
The following caution is necessary.
In case of
connecting the high speed transmit signal, such as LVDS, with the digital RGB output, PLL with a
built-in the high speed serial transmission is temporally unstable due to this connection. Therefore,
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MB86297APBH-GSE1 | IC GRAPHIC CTRLR 2/3D 543BGA |
| MB88F332ABPMC-GSE1 | IC GRAPHIC DISPLAY CTRLR 208LQFP |
| MC100E111FNR2 | IC CLK BUFFER 1:9 800MHZ 28-PLCC |
| MC100E210FNR2 | IC CLOCK BUFFER 1:4/1:5 28-PLCC |
| MC100E310FNR2 | IC CLOCK BUFFER MUX 2:8 28-PLCC |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MB86277PMC-GS-BNDE1 | 制造商:FUJITSU 功能描述:CONTROLLER GRAPHIC MINT 256LQFP |
| MB86277PMCR-GS-BNDE1 | 制造商:FUJITSU 功能描述: |
| MB86290A | 制造商:FUJITSU 制造商全稱:Fujitsu Component Limited. 功能描述:Graphics Controller Hardware Specifications |
| MB86290APVSR-G-BNDE1 | 制造商:FUJITSU 功能描述: |
| MB86291A | 制造商:Fujitsu 功能描述: |
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