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參數(shù)資料
| 型號(hào)： | MB86277PMC-G-BNDE1 |
| 廠商： | Fujitsu Semiconductor America Inc |
| 文件頁(yè)數(shù)： | 200/277頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC GRAPHIC CTRLR 2D 256LQFP |
| 特色產(chǎn)品： | Graphics Display Controllers (GDC) |
| 標(biāo)準(zhǔn)包裝： | 100 |
| 類型： | 視頻、圖形控制器 |
| 應(yīng)用： | TV |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 256-LQFP |
| 供應(yīng)商設(shè)備封裝： | 256-LQFP（28x28） |
| 包裝： | 托盤 |
| 其它名稱： | 865-1180 |
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FUJITSU LIMITED
PRELIMINARY and CONFIDENTIAL
MB86277 MINT
Graphics Controller
29
Specifications Rev. 1.0
2.2.3 Pin treatment table
Table 1. Pin treatment table
(Host interface, Video output interface)
Pin Name
Direction
*1
Default Treatment
Treatment of unused *2
Comment
MODE0-2
I
Connect to VDDH or GND according to
the CPU mode.
<=
See "4.1 Oepration Mode"
RDY_MODE
I
Connect to VDDH or GND according to
the Ready signal mode.
<=
See "4.1 Oepration Mode"
BS_MODE
I
Connect to VDDH or GND according to
the BS signal mode.
<=
See "4.1 Oepration Mode"
D0-31
IO
Connect to CPU data bus
<=
A2-A25
I
Connect to CPU address bus
<=
Connect A24 to XMWR in the
V832 mode
BCLKI
I
Connect to CPU bus clock
<=
Max 100MHz. Input the clock
when power-on. See "12.2.2
Power on Precaution"
XBS
I
Connect to CPU bus cycle start
indicating signal
VDD when BS_MODE=VDD
This signal is 1 shot BCLKI pulse
that indicates the bus cycle
start. See "4.1 Oepration Mode".
XCS
I
Connect to chip select signal
<=
XRD
I
Connect to CPU read strobe signal
<=
XWE0-XWE4
I
Connect to CPU write byte enable
signals
<=
Connect byte enable signal in
V832 mode
XRDY
O(T)
Connect to CPU Ready (Wait) signal and
Pull Up/Down according to RDY_MODE
<=
See "4.1 Operation Mode"
DREQ
O
Connect to CPU DREQ signal
OPEN
SH3/4,V832=Low Active, See
"4.3 DMA Transfer"
DRACK/DMAAK
I
Connect to CPU DRACK signal
Connect to GND
Connect to DMAAK signal in
V832 Mode, SH3/4,V832=High
Active, See "4.3 DMA Transfer "
DTACK/XTC
I
Connect to CPU DTACK signal
SH3/4=GND,
V832=VDDH
Connect to XTC signal in V832
mode,
SH3/4=High Active, V832=Low
Active, See "4.3 DMA Transfer"
XINT
O
Connect to CPU interrupt signal
OPEN
SH3/4=Low Active,V832=High
Active
DCLKO
O
Connect to dot clock
<=
Selectable clock source, DCLKI
or output of internal PLL. See
DCM Register in "10.2.3 Display
Controller Register"
DCLKI
I
Connect to clock for dot clock
GND
HSYNC
IO
Connect to HSYNC signal and Pull Up
<=
VSYNC
IO
Connect to VSYNC signal and Pull Up
<=
CSYNC
O
Connect to CSYNC signal
OPEN
DISPE
O
Connect to display enable signal
OPEN
GV
O
Connect to select signal of analog video
switch
OPEN
GDC's display=High Level
XRGBEN
I
Connect to VDDH or GND according to the
usage of upper bit of graphics memory
<=
See "2.3.2 Video Output
Interface", "2.3.4 Graphics
AOUTR,G,B
Analog O terminate at 75 ohm
GND*4
VREF
Analog
Input 1.1V. A bypass capacitor (with good
high-frequency characteristics) must be
inserted between VREF and AVS.
GND*4
ACOMPR,G,B
Analog
Tied to analog AVD via 0.1uF ceremic
capacitor
GND*4
VRO
Analog
Pull-down to analog ground by a 2.7K ohm
resister.
GND*4
R7-R0,G7-G0,
B7-B0
O
Connect to video signals.
Available when XRGBEN=0 only.
Multiplexed MD53-MD32, MDQM7-MDQM6.
When XRGBEN=0,
OPEN
See "2.3.2 Video Output
Interface", "2.3.4 Graphics
Memory Interface"
Host Interface
Video Output
Interface
相關(guān)PDF資料 |
PDF描述 |
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| MC100E111FNR2 | IC CLK BUFFER 1:9 800MHZ 28-PLCC |
| MC100E210FNR2 | IC CLOCK BUFFER 1:4/1:5 28-PLCC |
| MC100E310FNR2 | IC CLOCK BUFFER MUX 2:8 28-PLCC |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MB86277PMC-GS-BNDE1 | 制造商:FUJITSU 功能描述:CONTROLLER GRAPHIC MINT 256LQFP |
| MB86277PMCR-GS-BNDE1 | 制造商:FUJITSU 功能描述: |
| MB86290A | 制造商:FUJITSU 制造商全稱:Fujitsu Component Limited. 功能描述:Graphics Controller Hardware Specifications |
| MB86290APVSR-G-BNDE1 | 制造商:FUJITSU 功能描述: |
| MB86291A | 制造商:Fujitsu 功能描述: |
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