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參數(shù)資料
| 型號： | MB86277PMC-G-BNDE1 |
| 廠商： | Fujitsu Semiconductor America Inc |
| 文件頁數(shù)： | 204/277頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC GRAPHIC CTRLR 2D 256LQFP |
| 特色產(chǎn)品： | Graphics Display Controllers (GDC) |
| 標(biāo)準(zhǔn)包裝： | 100 |
| 類型： | 視頻、圖形控制器 |
| 應(yīng)用： | TV |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 256-LQFP |
| 供應(yīng)商設(shè)備封裝： | 256-LQFP（28x28） |
| 包裝： | 托盤 |
| 其它名稱： | 865-1180 |
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FUJITSU LIMITED
PRELIMINARY and CONFIDENTIAL
MB86277 MINT
Graphics Controller
32
Specifications Rev. 1.0
MINT can be connected to the Hitachi SH4 (SH7750), SH3 (SH7709) NEC V832 and Fujitsu
SPARClite (MB86833) without external circuit. In the SRAM interface mode, MINT can be used with
any other CPU as well. The host CPU is specified by the MODE0 to 2 pins.
MODE 2
MODE 1
MODE 0
CPU
L
SH3
L
H
SH4
L
H
L
V832
L
H
SPARClite
H
X
Reserved
When the bus cycle terminates, a ready signal level can be set.
When using the RDY_MODE signal at
“High” level, set two cycles as the CPU software wait of the CPU.
(When BS_MODE = “High” level, set
the CPU software wait to three cycles.)
RDY
____MODE
Ready signal mode
L
When the bus cycle terminates, sets the XRDY signal to the ‘not ready’ level.
H
When the bus cycle terminates, sets the XRDY signal to the ‘ready’ level.
A CPU with no BS (Bus Start) pin can be used.
Setting can be performed in all CPU modes.
Connection can be made to a CPU with no BS signal by setting the BS_MODE signal to “High” level.
When not using the BS signal, fix the BS pin of MINT at “High” level.
When using the BS_MODE signal as “High” level in the normally ready mode, set the CPU software wait
to three cycles.
BS
____MODE
BS signal mode
L
Connect to a CPU with the BS signal
H
Connect to a CPU without the BS signal
The data signal is 32 bits (fixed).
The address signal is 32 bits (per one double-word)
× 24, and has a 64-Mbyte address field. (16-MByte
address space is provided for V832 and SPARClite.)
The external bus operating frequency is up to 100 MHz.
In the SH4, V832, and SPARClite modes, when the XRDY signal is low, it is in the ready state.
However,
in the SH3 mode, when the XRDY signal is low, it is in the wait state.
This signal is a tri-state output that
is synchronized with the rising edge of BCLKI.
DMA data transfer is supported using an external DMA controller.
An interrupt signal is generated to the host CPU.
The XRST input must be kept low for at least 300 s after setting the S (PLL reset) signal to high.
In the V832 mode, MINT signals are connected to the V832 CPU as follows:
MINT Pins
V832 Signals
A24
XMWR
DTACK
XTC
DRACK
DMAAK
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MB86297APBH-GSE1 | IC GRAPHIC CTRLR 2/3D 543BGA |
| MB88F332ABPMC-GSE1 | IC GRAPHIC DISPLAY CTRLR 208LQFP |
| MC100E111FNR2 | IC CLK BUFFER 1:9 800MHZ 28-PLCC |
| MC100E210FNR2 | IC CLOCK BUFFER 1:4/1:5 28-PLCC |
| MC100E310FNR2 | IC CLOCK BUFFER MUX 2:8 28-PLCC |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MB86277PMC-GS-BNDE1 | 制造商:FUJITSU 功能描述:CONTROLLER GRAPHIC MINT 256LQFP |
| MB86277PMCR-GS-BNDE1 | 制造商:FUJITSU 功能描述: |
| MB86290A | 制造商:FUJITSU 制造商全稱:Fujitsu Component Limited. 功能描述:Graphics Controller Hardware Specifications |
| MB86290APVSR-G-BNDE1 | 制造商:FUJITSU 功能描述: |
| MB86291A | 制造商:Fujitsu 功能描述: |
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