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參數(shù)資料
| 型號： | MB81V4405C-60 |
| 廠商： | Fujitsu Limited |
| 英文描述： | CMOS 1M ×4 BIT Hyper Page Mode Dynamic RAM(CMOS 1M ×4 位超級頁面存取模式動態(tài)RAM) |
| 中文描述： | 的CMOS 100萬× 4位超頁模式動態(tài)RAM的CMOS（100萬× 4位超級頁面存取模式動態(tài)內(nèi)存） |
| 文件頁數(shù)： | 25/30頁 |
| 文件大?。?/td> | 348K |
| 代理商： | MB81V4405C-60 |
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25
MB81V4405C-60/MB81V4405C-70
t
WHR
t
WSR
t
WSR
t
CAH
Fig. 18 – HIDDEN REFRESH CYCLE
DESCRIPTION
A hidden refresh cycle may be performed while maintaining the latest valid data at the output by extending the active time of CAS
and cycling RAS. The refresh row address is provided by the on-chip refresh address counter. This eliminates the need for the external
row address that is required by DRAMs that do not have CAS-before-RAS refresh capability.
WE must be held High for the specified set up time (t
WSR
) before RAS goes Low in order not to enter “test mode”.
“H” or “L”
COLUMN
ADDRESS
ROW
ADDRESS
VALID DATA OUT
HIGH-Z
HIGH-Z
VALID DATA OUT
HIGH-Z
HIGH-Z
t
RC
t
RP
t
CHR
t
RC
t
RAS
t
RAS
t
RP
t
OEL
t
RSH
t
RAD
t
RAH
t
RCD
t
ASC
t
RCS
t
RRH
t
ASR
t
RAL
t
WHR
t
CRP
t
CAC
t
DZC
t
AA
t
DZO
t
OEA
t
OED
t
OEZ
t
OH
t
OFF
t
ON
t
OFF
t
OH
t
ON
t
CAC
t
DZC
t
AA
t
RCS
t
RRH
t
OEA
t
DZO
t
OED
t
OEZ
DQ
(Input)
DQ
(Output)
RAS
V
IH
V
IL
V
IH
V
IL
V
IH
V
IL
V
IH
V
IL
V
IH
V
IL
CAS
WE
A
0
to A
9
V
OH
V
OL
V
IH
V
IL
OE
[Normal Mode]
[Test Mode]
DQ
(Input)
DQ
(Output)
V
IH
V
IL
V
IH
V
IL
WE
V
OH
V
OL
V
IH
V
IL
OE
t
RAC
t
RAC
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
|---|---|
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