參數(shù)資料
型號： MB81V4265S-70
廠商： Fujitsu Limited
英文描述： CMOS 256K ×16 BIT Hyper Page Mode Dynamic RAM(CMOS 256K ×16位超級頁面存取模式動態(tài)RAM)
中文描述： 的CMOS 256K × 16位的超頁模式動態(tài)RAM的CMOS（256K × 16位超級頁面存取模式動態(tài)內(nèi)存）
文件頁數(shù)： 16/29頁
文件大?。?/td> 377K
代理商： MB81V4265S-70
16
MB81V4265S-60/-70
LCAS
or
UCAS
DESCRIPTION
The hyper page mode of operation permits faster successive memory operations at multiple column locations of the same row
address.
This operation is performed by strobing in the row address and maintaining RAS at a Low level and WE at a High level during all
successive memory cycles in which the row address is latched. The access time is determined by t
CAC
, t
AA
, t
CPA
, or t
OEA
, whichever
one is the latest in occurring.
Fig. 9 – HYPER PAGE MODE READ CYCLE
V
IH
V
IL
RAS
V
IH
V
IL
V
IH
V
IL
V
IH
V
IL
V
IH
V
IL
A
0
to A
8
WE
DQ
(Input)
V
OH
V
OL
DQ
(Output)
V
IH
V
IL
OE
t
RASP
t
RASP
t
CRP
t
ASR
t
ASC
t
RCS
t
RHCP
“H” or “L”
t
RP
t
RCD
ROW
ADD
COL
ADD
t
CAS
t
RSH
t
HPC
t
CAS
t
CAS
t
CP
t
RCH
t
RCS
t
RCH
t
RCS
t
DZC
t
CPA
t
DZC
t
DZC
t
CAH
t
AR
t
CAH
t
RAH
t
ASC
t
RRH
t
CAH
t
ASC
t
RCH
t
CDD
Valid Data
t
ON
t
CAC
t
ON
t
RAC
t
AA
t
RAD
COL
ADD
t
CSH
t
RAL
HIGH-Z
HIGH-Z
t
DZO
t
AA
HIGH-Z
t
RDD
t
OH
HIGH-Z
t
OFR
t
OFF
t
OH
t
OEZ
t
OED
t
CPA
t
OH
t
ON
t
OHC
t
CAC
t
OHC
t
CAC
During one cycle is achieved, the input/output timing apply the same manner as the former cycle.
COL
ADD
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PDF描述
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