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參數(shù)資料
| 型號： | MB81V4265S-70 |
| 廠商： | Fujitsu Limited |
| 英文描述： | CMOS 256K ×16 BIT Hyper Page Mode Dynamic RAM(CMOS 256K ×16位超級頁面存取模式動態(tài)RAM) |
| 中文描述： | 的CMOS 256K × 16位的超頁模式動態(tài)RAM的CMOS（256K × 16位超級頁面存取模式動態(tài)內(nèi)存） |
| 文件頁數(shù)： | 12/29頁 |
| 文件大小： | 377K |
| 代理商： | MB81V4265S-70 |
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12
MB81V4265S-60/-70
“H” or “L”
DESCRIPTION
To implement a read operation, a valid address is latched by the RAS and LCAS or UCAS address strobes and with WE set to a
High level and OE set to a low level, the output is valid once the memory access time has elapsed. DQ8 to DQ16 pins is valid
when RAS and CAS are High or until OE goes High. The access time is determined by RAS(t
RAC
), LCAS/UCAS(t
CAC
), OE(t
OEA
) or
column addresses (t
AA
) under the following conditions:
If t
RCD
> t
RCD
(max), access time = t
CAC
.
If t
RAD
> t
RAD
(max), access time = t
AA
.
If OE is brought Low after t
RAC
, t
CAC
, or t
AA
(whichever occurs later), access time = t
OEA.
However, if either LCAS/UCAS or OE goes High, the output returns to a high-impedance state after t
OH
is satisfied.
Fig. 5 – READ CYCLE
RAS
V
IH
V
IL
V
IH
V
IL
V
IH
V
IL
V
IH
V
IL
V
OH
V
OL
LCAS
or
UCAS
WE
DQ
(Output)
A
0
to A
8
V
IH
V
IL
DQ
(Input)
V
IH
V
IL
OE
COLUMN ADD
ROW ADD
HIGH-Z
HIGH-Z
Valid Data
t
RC
t
RAS
t
RA
t
CRP
t
CSH
t
RCD
t
RSH
t
CAS
t
RP
t
RAD
t
ASR
t
RAH
t
ASC
t
CAH
t
RAL
t
CAL
t
CDD
t
RDD
t
OEL
t
COL
t
RCS
t
RRH
t
RCH
t
WPZ
t
AA
t
CAC
t
RAC
t
DZC
t
ON
t
OEA
t
OEZ
t
DZO
t
ON
t
OH
t
OED
t
WED
WEZ
t
OH
t
OFF
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PDF描述 |
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