參數(shù)資料
型號(hào)： MB814265-70
廠商： Fujitsu Limited
英文描述： CMOS 256K ×16 BIT Hyper Page Mode Dynamic RAM(CMOS 256K ×16 位超級(jí)頁面存取模式動(dòng)態(tài)RAM)
中文描述： 的CMOS 256K × 16位的超頁模式動(dòng)態(tài)RAM的CMOS（256K × 16位超級(jí)頁面存取模式動(dòng)態(tài)內(nèi)存）
文件頁數(shù)： 19/28頁
文件大小： 364K
代理商： MB814265-70
19
MB814265-60/MB814265-70
Fig. 12 – HYPER PAGE MODE EARLY WRITE CYCLE
RAS
V
IH
V
IL
V
IH
V
IL
V
IH
V
IL
V
IH
V
IL
V
IH
V
IL
LCAS
or
UCAS
WE
DQ
(Input)
A
0
to A
8
V
OH
V
OL
DQ
(Output)
DESCRIPTION
The hyper page mode early write cycle is executed in the same manner as the hyper page mode read cycle except the states of
WE and OE are reversed. Data appearing on the DQ
1
to DQ
8
is latched on the falling edge of LCAS and one appearing on the DQ
9
to DQ
16
is latched on the falling edge of UCAS and the data is written into the memory. During the hyper page mode early write
cycle, including the delayed (OE) write and read-modify-write cycles, t
CWL
must be satisfied.
t
RASP
t
CRP
“H” or ”L”
t
RP
ROW
ADD
t
RSH
t
HPC
t
RCD
t
CSH
t
CAS
t
ASC
t
CAH
t
ASR
COL
ADD
COL
ADD
HIGH-Z
t
CAS
t
CAS
t
CP
COL
ADD
t
CAH
t
RAL
t
ASC
t
CAH
VALID
DATA
VALID
DATA
VALID
DATA
t
WCS
t
WCH
t
WCS
t
WCH
t
WCS
t
WCH
t
DS
t
DH
t
ASC
t
RAH
t
DS
t
DH
t
DS
t
DH
t
AR
t
WCR
t
DHR
t
RHCP
t
CWL
During one cycle is achieved, the input/output timing apply the same manner as the former cycle.
t
CWL
t
RWL
t
CWL
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PDF描述
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參數(shù)描述
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