參數(shù)資料
型號(hào)： MB8117805A-60
廠商： Fujitsu Limited
英文描述： CMOS 2M ×8 BIT Hyper Page Mode Dynamic RAM(CMOS 2M ×8 位超級(jí)頁(yè)面存取模式動(dòng)態(tài)RAM)
中文描述： 的CMOS 200萬(wàn)× 8位超頁(yè)模式動(dòng)態(tài)RAM的CMOS（200萬(wàn)× 8位超級(jí)頁(yè)面存取模式動(dòng)態(tài)內(nèi)存）
文件頁(yè)數(shù)： 13/30頁(yè)
文件大?。?/td> 569K
代理商： MB8117805A-60
13
MB8117805A-60/MB8117805A-70
“H” or “L”
DESCRIPTION
To implement a read operation, a valid address is latched by the RAS and CAS address strobes and with WE set to a High level
and OE set to a low level, the output is valid once the memory access time has elapsed. DQ
1
-DQ
8
pins are valid when RAS and
CAS are High or until OE goes High. The access time is determined by RAS(t
RAC
), CAS(t
CAC
), OE(t
OEA
) or column addresses (t
AA
)
under the following conditions:
If t
RCD
> t
RCD
(max.), access time = t
CAC
.
If t
RAD
> t
RAD
(max.), access time = t
AA.
If OE is brought Low after t
RAC
, t
CAC
, or t
AA
(whichever occurs later), access time = t
OEA
.
However, if either CAS or OE goes High, the output returns to a high-impedance state after t
OH
is satisfied.
Fig. 5 – READ CYCLE
RAS
V
IH
V
IL
V
IH
V
IL
V
IH
V
IL
V
IH
V
IL
V
OH
V
OL
CAS
WE
DQ
(Output)
A
0
to A
10
V
IH
V
IL
DQ
(Input)
V
IH
V
IL
OE
Valid Data
t
RC
t
RAS
t
AR
t
RP
t
CDD
t
RCD
t
CRP
t
ASR
t
RAH
t
ASC
t
CAH
t
OEL
t
RCH
t
RRH
t
RCS
t
DZC
t
OEA
t
DZO
t
ON
t
OED
t
OH
t
OFF
t
RAD
ROW ADD
COLUMN ADD
t
RAL
t
CAL
t
AA
t
CAC
t
RAC
HIGH-Z
HIGH-Z
t
OH
t
CSH
t
RSH
t
CAS
t
ON
t
RDD
t
WPZ
t
WED
t
WEZ
t
OEZ
t
COL
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PDF描述
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