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參數(shù)資料
| 型號(hào)： | MB-91110PMT2 |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, MROM, 50 MHz, RISC MICROCONTROLLER, PQFP144 |
| 封裝： | 20 X 20 MM, 0.50 MM PITCH, PLASTIC, LQFP-144 |
| 文件頁(yè)數(shù)： | 388/452頁(yè) |
| 文件大小： | 6219K |
| 代理商： | MB-91110PMT2 |
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424
INDEX
reset sequence....................................................... 73
reset source ........................................................... 73
reset source hold circuit, block diagram of ............. 90
reset source hold function, setting ......................... 90
reset source register (RSRR) and watchdog cycle
control register (WTCR) ............................... 76
reset, initialization by .............................................. 73
resource instruction .............................................. 417
RETI instruction, processing of .............................. 72
row address and column address ........................ 157
S
save/restore processing ....................................... 357
section .................................................................. 389
section type, restriction on ................................... 391
selayed interrupt module, block diagram of.......... 248
self-refresh ........................................................... 194
serial control register (SCR) ................................. 289
serial input data register (SIDR) and serial output data
register (SODR) ......................................... 291
serial mode register (SMR) .................................. 287
serial output data register (SODR), serial input data
register (SIDR) and .................................... 291
serial status register (SSR) .................................. 292
shift instruction ..................................................... 402
shortest time from DREQ input until transfer start 343
simulator debugger .............................................. 392
single DRAM interface timing ............................... 189
single DRAM interface, read cycle timing of......... 187
single DRAM interface, write cycle timing of ........ 188
sleep control section, block diagram of ................ 106
sleep status, changing to ..................................... 106
sleep status, outline of ......................................... 100
sleep status, returning from.................................. 107
software request................................................... 325
stack in little endian area, placing ........................ 388
standby control register (STCR)........................... 102
standby mode (stop or sleep), return from ........... 261
standby status, restriction on ............................... 101
status Register (DMACS), DMAC control/............ 311
step trace trap, processing of ................................. 71
step transfer ......................................................... 327
stop control section, block diagram of .................. 103
stop status, changing to ....................................... 103
stop status, outline of ........................................... 100
stop status, returning from ........................... 104, 243
structure assignment ............................................ 386
system stack pointer (SSP).................................... 63
T
table base register (TBR)....................................... 65
timebase timer ....................................................... 86
timebase timer clear register (CTBR) .................... 78
timing chart (PPG output is ordinary polarity), PPG
timer interrupt resource and....................... 237
transfer count control ........................................... 332
transfer data selection.......................................... 331
transfer request and transfer, acceptance of ....... 335
transfer sequence, explanation of term and operation
related to.................................................... 328
U
UART application, example of ............................. 304
UART block diagram............................................ 285
UART clock selection........................................... 295
UART flag and interrupt ....................................... 301
UART interrupt and flag setting timing (reception in
mode 0)...................................................... 301
UART interrupt and flag setting timing (reception in
mode 1)...................................................... 301
UART interrupt and flag setting timing (reception in
mode 2)...................................................... 302
UART interrupt and flag setting timing (transmission
in modes 0 to 2) ......................................... 302
UART operation mode ......................................... 295
UART register ...................................................... 286
UART use, note on .............................................. 304
UART, feature of .................................................. 284
undefined instruction exception, processing of ...... 72
underflow operation ............................................. 219
user interrupt/NMI, processing of........................... 70
using A/D converter, note on ............................... 281
W
wait cycle ............................................................. 160
watchdog control section, block diagram of ........... 85
watchdog cycle control register (WTCR), reset source
register (RSRR) and .................................... 76
watchdog reset defer register (WPR)..................... 82
watchdog timer activation method ......................... 85
word access ......................................................... 152
write cycle timing in each mode ........................... 169
write cycle timing of hyper DRAM interface ......... 191
write cycle timing of ordinary DRAM interface ..... 176
write cycle timing of single DRAM interface......... 188
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MB86602CPF | SCSI BUS CONTROLLER, PQFP100 |
| MB86604LPFV | SCSI BUS CONTROLLER, PQFP100 |
| MB86605PMT | SCSI BUS CONTROLLER, PQFP144 |
| MB86606PMT | SCSI BUS CONTROLLER, PQFP144 |
| MB86612 | 2 CHANNEL(S), 98.304M bps, SERIAL COMM CONTROLLER, PQFP100 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MB911110PMT2 | 制造商:FUJITSU 制造商全稱:Fujitsu Component Limited. 功能描述:32-Bit RISC Microcontroller |
| MB91121 | 制造商:FUJITSU 制造商全稱:Fujitsu Component Limited. 功能描述:32-bit RISC Microcontroller |
| MB91121PFV | 制造商:FUJITSU 制造商全稱:Fujitsu Component Limited. 功能描述:32-bit RISC Microcontroller CMOS |
| MB91133 | 制造商:FUJITSU 制造商全稱:Fujitsu Component Limited. 功能描述:32-Bit RISC Microcontroller |
| MB91133PBT | 制造商:FUJITSU 制造商全稱:Fujitsu Component Limited. 功能描述:32-Bit RISC Microcontroller |
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