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參數(shù)資料
| 型號： | M38B79FFFP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, FLASH, 4.2 MHz, MICROCONTROLLER, PQFP100 |
| 封裝： | 14 X 20 MM, 0.65 MM PITCH, PLASTIC, QFP-100 |
| 文件頁數(shù)： | 57/414頁 |
| 文件大?。?/td> | 4296K |
| 代理商： | M38B79FFFP |
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v
38B7 Group User’s Manual
List of figures
Fig. 2.3.53 Timing chart .............................................................................................................. 2-75
Fig. 2.3.54 Registers setting relevant to transmission side ................................................... 2-77
Fig. 2.3.55 Registers setting relevant to reception side ......................................................... 2-78
Fig. 2.3.56 Control procedure of transmission side ................................................................ 2-79
Fig. 2.3.57 Control procedure of reception side ...................................................................... 2-80
Fig. 2.3.58 Serial I/O3 connection examples (1) ..................................................................... 2-81
Fig. 2.3.59 Serial I/O3 connection examples (2) ..................................................................... 2-82
Fig. 2.3.60 Serial I/O3’s modes ................................................................................................. 2-83
Fig. 2.3.61 Connection diagram ................................................................................................. 2-84
Fig. 2.3.62 Timing chart .............................................................................................................. 2-84
Fig. 2.3.63 Registers setting relevant to transmission side ................................................... 2-85
Fig. 2.3.64 Setting of transmission data ................................................................................... 2-85
Fig. 2.3.65 Control procedure ..................................................................................................... 2-86
Fig. 2.3.66 Sequence of setting serial I/O2 control register again ....................................... 2-90
Fig. 2.4.1 Memory assignment of FLD controller relevant registers ..................................... 2-92
Fig. 2.4.2 Structure of Port P0 digit output set switch register ............................................ 2-93
Fig. 2.4.3 Structure of Port P2 digit output set switch register ............................................ 2-93
Fig. 2.4.4 Structure of FLDC mode register............................................................................. 2-94
Fig. 2.4.5 Structure of Tdisp time set register ......................................................................... 2-95
Fig. 2.4.6 Structure of Toff1 time set register ......................................................................... 2-96
Fig. 2.4.7 Structure of Toff2 time set register ......................................................................... 2-96
Fig. 2.4.8 Structure of FLD data pointer/FLD data pointer reload register ......................... 2-97
Fig. 2.4.9 Structure of port P4FLD/port switch register .......................................................... 2-97
Fig. 2.4.10 Structure of port P5FLD/port switch register ....................................................... 2-98
Fig. 2.4.11 Structure of port P6FLD/port switch register ....................................................... 2-98
Fig. 2.4.12 Structure of FLD output control register ............................................................... 2-99
Fig. 2.4.13 Structure of Interrupt request register 2 ............................................................. 2-100
Fig. 2.4.14 Structure of Interrupt control register 2 .............................................................. 2-100
Fig. 2.4.15 Connection diagram ............................................................................................... 2-101
Fig. 2.4.16 Timing chart of key-scan using FLD automatic display mode and segments
................................................................................................................................. 2-101
Fig. 2.4.17 Enlarged view of FLD0 (P20) to FLD7 (P27) Tscan ........................................... 2-101
Fig. 2.4.18 Setting of relevant registers ................................................................................. 2-102
Fig. 2.4.19 FLD digit allocation example ................................................................................ 2-105
Fig. 2.4.20 Control procedure ................................................................................................... 2-106
Fig. 2.4.21 Connection diagram ............................................................................................... 2-108
Fig. 2.4.22 Timing chart of key-scan using FLD automatic display mode and digits ...... 2-109
Fig. 2.4.23 Setting of relevant registers ................................................................................. 2-110
Fig. 2.4.24 FLD digit allocation example ................................................................................ 2-113
Fig. 2.4.25 Control procedure ................................................................................................... 2-114
Fig. 2.4.26 Connection diagram ............................................................................................... 2-116
Fig. 2.4.27 Timing chart of FLD display by software ........................................................... 2-116
Fig. 2.4.28 Enlarged view of P20 to P27 key-scan ................................................................ 2-116
Fig. 2.4.29 Setting of relevant registers ................................................................................. 2-117
Fig. 2.4.30 FLD digit allocation example ................................................................................ 2-118
Fig. 2.4.31 Control procedure ................................................................................................... 2-119
Fig. 2.4.32 Connection diagram ............................................................................................... 2-120
Fig. 2.4.33 Timing chart of 38B7 Group and M35501FP ..................................................... 2-121
Fig. 2.4.34 Timing chart (enlarged view) of digit and segment output .............................. 2-121
Fig. 2.4.35 Setting of relevant registers ................................................................................. 2-122
Fig. 2.4.36 FLD digit allocation example ................................................................................ 2-125
Fig. 2.4.37 Control procedure ................................................................................................... 2-125
Fig. 2.4.38 Connection diagram ............................................................................................... 2-126
相關PDF資料 |
PDF描述 |
|---|---|
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