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參數資料
| 型號： | M38B79FFFP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, FLASH, 4.2 MHz, MICROCONTROLLER, PQFP100 |
| 封裝： | 14 X 20 MM, 0.65 MM PITCH, PLASTIC, QFP-100 |
| 文件頁數： | 255/414頁 |
| 文件大小： | 4296K |
| 代理商： | M38B79FFFP |
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3-18
APPENDIX
38B7 Group User’s Manual
3.3 Notes on use
(5)
Handshake signal
s SBUSY1 input signal
Input an “H” level to the SBUSY1 input and an “L” level signal to the SBUSY1 input in the initial state.
When the external synchronous clock is selected, switch the input level to the SBUSY1 input and
the SBUSY1 input while the serial I/O1 clock input is in “H” state.
s SRDY1 inputoutput signal
When selecting the internal synchronous clock, input an “L” level to the SRDY1 input and an “H”
level signal to the SRDY1 input in the initial state.
(6)
8-bit serial I/O mode
s When selecting external synchronous clock
When an external synchronous clock is selected, the contents of the serial I/O1 register are being
shifted continually while the transfer clock is input to the serial I/O1 clock pin. In this case, control
the clock externally.
(7)
In automatic transfer serial I/O mode
s Set of automatic transfer interval
q When the SBUSY1 output is used, and the SBUSY1 output and the SSTB1 output function as signals for
each transfer data set by the SBUSY1 outputSSTB1 output function selection bit of serial I/O1 control
register 2; the transfer interval is inserted before the first data is transmitted/received, and after the
last data is transmitted/received. Accordingly, regardless of the contents of the SBUSY1 outputSSTB1
output function selection bit, this transfer interval for each 1-byte data becomes 2 cycles longer than
the value set by the automatic transfer interval set bits of serial I/O1 control register 3.
q When using the SSTB1 output, regardless of the contents of the SBUSY1 outputSSTB1 output function
selection bit, this transfer interval for each 1-byte data becomes 2 cycles longer than the value
set by the automatic transfer interval set bits of serial I/O1 control register 3.
q When using the combined output of SBUSY1 and SSTB1 as the signal for each of all transfer data
set, the transfer interval after completion of transmission/reception of the last data becomes 2
cycles longer than the value set by the automatic transfer interval set bits.
q When selecting an external clock, the set of automatic transfer interval becomes invalid.
q Set the transfer interval of each 1-byte data transfer as the following:
(1) Not using FLD controller
Keep the interval for 5 cycles or more of internal system clock from clock rising of the last
bit of 1-byte data.
(2) Using FLD controller
(a) Not using gradation display
Keep the interval for 17 cycles or more of internal system clock from clock rising of the
last bit of 1-byte data.
(b) Using gradation display
Keep the interval for 27 cycles or more of internal system clock from clock rising of the
last bit of 1-byte data.
s Set of serial I/O1 transfer counter
q Write the value decreased by 1 from the number of transfer data bytes to the serial I/O1 transfer
counter.
q When selecting an external clock, after writing a value to the serial I/O1 register/transfer counter,
wait for 5 or more cycles of internal system clock before inputting the transfer clock to the serial
I/O1 clock pin.
s Serial I/O initialization bit
A serial I/O1 automatic transfer interrupt request occurs when “0” is written to the serial I/O
initialization bit during an operation. Disable it with the interrupt enable bit as necessary by program.
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