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參數(shù)資料
| 型號(hào)： | M38049FFLWG |
| 元件分類(lèi)： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, FLASH, 16.8 MHz, MICROCONTROLLER, PBGA64 |
| 封裝： | 6 X 6 MM, 0.65 MM PITCH, PLASTIC, LGA-64 |
| 文件頁(yè)數(shù)： | 98/129頁(yè) |
| 文件大小： | 1721K |
| 代理商： | M38049FFLWG |
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Rev.1.00
Oct 27, 2008
Page 70 of 128
REJ03B0266-0100
3804 Group (Spec.L)
START/STOP Condition Detecting Operation
The START/STOP condition detection operations are shown in
by the START/STOP condition set bit.
The START/STOP condition can be detected only when the
input signal of the SCL and SDA pins satisfy three conditions:
SCL release time, setup time, and hold time (see Table 13).
The BB flag is set to “1” by detecting the START condition and
is reset to “0” by detecting the STOP condition.
The BB flag set/reset timing is different in the standard clock
mode and the high-speed clock mode. Refer to Table 13, the BB
flag set/reset time.
Note. When a STOP condition is detected in the slave mode (MST = 0),
an interrupt request signal “I2CIRQ” occurs to the CPU.
NOTE:
1. Unit : Cycle number of system clock
φ
SSC value is the decimal notation value of the START/STOP
condition set bits SSC4 to SSC0. Do not set “0” or an odd
number to SSC value. The value in parentheses is an
example when the I2C START/STOP condition control
register is set to “1816” at
φ = 4 MHz.
Fig. 68 START/STOP condition detecting timing
diagram
Fig. 69 STOP condition detecting timing diagram
Table 13 START condition/STOP condition detecting
conditions
Standard clock mode
High-speed clock mode
SCL release
time
SSC value + 1 cycle (6.25
μs)
4 cycle (1.0
μs)
Setup time
SSC value + 1
cycle
< 4 μs (3.125 μs)
2
2 cycle (0.5
μs)
Hold time
SSC value + 1
cycle
< 4 μs (3.125 μs)
2
2 cycle (0.5
μs)
BB flag set/
reset time
SSC value
1
+ 2 cycles (3.375
μs)
2
3.5 cycle (0.875
μs)
BB flag
SCL
SDA
SCL release time
BB flag
reset time
Hold time
Setup
time
SCL
SDA
BB flag
SCL release time
BB flag
reset time
Hold time
Setup
time
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PDF描述 |
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