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參數(shù)資料
| 型號： | M37902FHCGP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, FLASH, MICROCONTROLLER, PQFP100 |
| 封裝： | 14 X 20 MM, 0.65 MM PITCH, PLASTIC, QFP-100 |
| 文件頁數(shù)： | 55/556頁 |
| 文件大?。?/td> | 3722K |
| 代理商： | M37902FHCGP |
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7902 Group User’s Manual
INTERRUPTS
7-19
Level sense/Edge sense
select bit (bit 5 at addresses
7D16 to 7F16)
0
1
7.10 External interrupts
The external interrupts consist of NMI interrupts and INTi interrupts.
7.10.1 NMI interrupt
An NMI interrupt request occurs at the falling edge of an input signal to pin NMI. Regardless of flag I, the
NMI interrupt request is always accepted when this interrupt occurs, because the NMI interrupt is a non-
maskable interrupt. When the NMI interrupt request occurs again while the NMI interrupt processing is in
progress, this new NMI interrupt request is accepted, too (multiple interrupts).
There is the possibility of the many times NMI interrupt request occurrence when the noise or the chattering
is input to pin NMI. In this case, take care not to destroy the necessary data by the increment of the
multiple interrupt nesting and the stack area.
By reading out the NMI read bit (See Figure 7.10.3.), the state of pin NMI can be read out. Also, while the
level at pin RESET = “L” or after reset, pin NMI is pulled up. Therefore, it is not necessary to connect a
pullup resistor externally. When the pin NMI pullup select bit is set to “1” (See Figure 7.10.1.), the pullup
state is removed. The signal input to pin NMI requires the “L” level width of 250 ns or more, independent
of f(XIN).
7.10.2 INTi interrupt
An INTi (i = 0 to 4) interrupt request occurs by an input signal to pin INTi (i = 0 to 4) pin. Table 7.10.1 lists
the occurrence factor of the INTi interrupt request.
The each allocation of pins INT2 to INT4 can be changed by the pin INTk (k = 2 to 4) select bit. (See Figure
7.10.2.) When using pins P60/INT0 to P63/INT1, P64(P77)/INT2, P80(P74)/INT3, and P84(P75)/INT4 as input
pins of external interrupts, clear the port direction registers’ bits corresponding to the above pins. (See
Figure 7.10.4.) The signal input to pin INTi requires “H” or “L” level width of 250 ns or more, independent
of f(XIN) (Note). By reading out the INTi read bit (See Figure 7.10.3.), the state of pin INTi can be read out.
Note: Selection of the interrupt occurrence factor requires the following conditions:
when an input signal’s falling edge or “L” level is selected, be sure that “L” level width
≥ 250 ns.
when an input signal’s rising edge or “H” level is selected, be sure that “H” level width
≥ 250 ns.
7.10 External interrupts
Table 7.10.1 Occurrence factor of INTi interrupt request
Polarity select bit
(bit 4 at addresses 6E16,
6F16, 7D16 to 7F16)
0
1
0
1
0
1
The INTi interrupt request occurs by detecting the state of pin INTi all the time. Therefore, when the user
does not use an INTi interrupt, be sure to set the INTi interrupt’s priority level to 0.
INT0 to INT2
INT3, INT4
Occurrence factor of interrupt request
(An interrupt request occurs when the
input signal of pin INTi is as follows.)
Falling edge (Edge sense)
Rising edge (Edge sense)
“H” level (Level sense)
“L” level (Level sense)
Falling edge (Edge sense)
Rising edge (Edge sense)
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