參數(shù)資料
型號(hào)： M37902FHCGP
元件分類： 微控制器/微處理器
英文描述： 16-BIT, FLASH, MICROCONTROLLER, PQFP100
封裝： 14 X 20 MM, 0.65 MM PITCH, PLASTIC, QFP-100
文件頁(yè)數(shù)： 197/556頁(yè)
文件大小： 3722K
代理商： M37902FHCGP
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SERIAL I/O
7902 Group User’s Manual
12-35
12.3 Clock synchronous serial I/O mode
[Precautions for clock synchronous serial I/O mode]
1. A transfer clock is generated by operation of the transmit control circuit. Accordingly, even when performing
only reception, the transmit operation (in other words, setting for transmission) must be performed. In this
case, be sure to set as follows. Additionally, in this case, dummy data is output from the TxDi pin to the
external:
When performing reception, be sure to enable the reception after dummy data is set to the low-order
byte of the UARTi transmit buffer register. Also, be sure to set dummy data at each 1-byte data
reception.
At reception, be sure to set the receive enable bit and transmit enable bit to “1” simultaneously.
When performing only reception, if any of the TxD0/P83 and TxD1/P87 switch bits (bits 2 and 3 at address
AC16) is set to “1,” the corresponding TxDi pin can be used as a programmable I/O port pin.
2. When an external clock is selected, with the input level at the CLKi pin = “H” (the CLK polarity select bit
= “0”) or “L” (the CLK polarity select bit = “1”), be sure to satisfy all of the following three conditions:
<At transmission>
Transmit data is written to the UARTi transmit buffer register.
The transmit enable bit is set to “1.”
“L” level is input to the CTSi pin (when the CTS function selected).
<At reception>
Dummy data is written to the UARTi transmit buffer register.
The receive enable bit is set to “1.”
The transmit enable bit is set to “1.”
3. When using the CTS0/RTS0 pin, be sure that the D-A2 output enable bit (bit 2 at address 9616) = “0” (output
disabled).
4. While the CTSi/RTSi separation is selected, the CLK i pin cannot be used. Accordingly, in the clock
synchronous serial I/O mode, the CTSi/RTSi separation cannot be selected.
5. Writing to the UARTi baud rate register (BRGi) must be performed while transmission/reception halts.
6. When an internal clock is selected, do not use the RTS function because the RTS output is undefined.
7. When performing transmission, be sure to clear both of the TxD0/P83 and TxD1/P87 switch bits to “0” (bits
2 and 3 at address AC16).
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