參數(shù)資料
型號： LFX1200B-03F900I
廠商： LATTICE SEMICONDUCTOR CORP
元件分類： FPGA
英文描述： The ispXPGA architecture
中文描述： FPGA, 3844 CLBS, 1250000 GATES, PBGA900
封裝： FPBGA-900
文件頁數(shù)： 28/89頁
文件大小： 941K
代理商： LFX1200B-03F900I
Lattice Semiconductor
ispXPGA Family Data Sheet
28
ispXPGA PIC Timing Parameters
Reset/Set
t
LASSRO
t
LASSRPW
t
LASSRR
t
LSSR_S
t
LSSR_H
1. t
LCTHRUL
quoted bit by bit.
Asynchronous Set/Reset to Output
—
1.17
—
1.35
ns
Asynchronous Set/Reset Pulse Width
—
4.50
—
5.18
ns
Asynchronous Set/Reset Recovery
—
0.55
—
0.63
ns
Synchronous Set/Reset Setup Time
-0.03
—
-0.03
—
ns
Synchronous Set/Reset Hold Time
0.03
—
0.03
—
ns
Timing v.2.0
Parameter
Description
-4
-3
Units
Min.
Max.
Min.
Max.
Register/Latch Delays
t
IO_CO
t
IO_S
t
IO_H
t
IOCE_S
t
IOCE_H
t
IO_GO
t
IOL_S
t
IOL_H
t
IOLPD
t
IOASRO
t
IOASRPW
t
IOASRR
Input/Output Delays
Register Clock to Output Delay
—
1.09
—
1.25
ns
Register Setup Time (Data before Clock)
0.05
—
0.06
—
ns
Register Hold Time (Data after Clock)
0.06
—
0.07
—
ns
Register Clock Enable Setup Time
-0.03
—
-0.03
—
ns
Register Clock Enable Hold Time
0.13
—
0.15
—
ns
Latch Gate to Output Delay
—
0.91
—
1.05
ns
Latch Setup Time
0.05
—
0.06
—
ns
Latch Hold Time
0.06
—
0.07
—
ns
Latch Propagation Delay (Transparent Mode)
—
0.10
—
0.12
ns
Asynchronous Set/Reset to Output
—
1.26
—
1.45
ns
Asynchronous Set/Reset Pulse Width
—
4.50
—
5.18
ns
Asynchronous Set/Reset Recovery Time
—
0.25
—
0.29
ns
t
IOBUF
t
IOIN
t
IOEN
t
IODIS
t
IOFT
Output Buffer Delay
—
1.06
—
1.22
ns
Input Buffer Delay
—
0.76
—
0.87
ns
Output Enable Delay
—
0.56
—
0.64
ns
Output Disable Delay
—
-0.10
—
-0.09
ns
Feed-thru Delay
—
0.20
—
0.23
ns
Timing v.2.0
ispXPGA PFU Timing Parameters (Continued)
Over Recommended Operating Conditions
Parameter
Description
-4
-3
Units
Min.
Max.
Min.
Max.
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