參數(shù)資料
型號: L64704
廠商: LSI Corporation
英文描述: Satellite Decoder Which Contains A BPSK/QPSK Demodulator And A Concatenated FEC Decoder(衛(wèi)星信號譯碼器(包含BPSK/QPSK 解調(diào)器和FEC解碼器))
中文描述: 衛(wèi)星解碼器,其中載有的BPSK / QPSK調(diào)制解調(diào)器和FEC解碼器級聯(lián)(衛(wèi)星信號譯碼器(包含的BPSK / QPSK調(diào)制解調(diào)器和前向糾錯解碼器))
文件頁數(shù): 111/220頁
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代理商: L64704
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Channel Clock Recovery
5-7
According to
Equation 5.1
, CLK_RP and CLK_NF must be set such that:
Equation 5.2
For instance, if you choose CLK_RP = 10 = 0xA, then CLK_NF =
6 x 10 x 1024 = 61440 = 0xF000.
When the VCO clock frequency is within the pull-in range, the Clock
Synchronizer closes the clock recovery loop automatically and then
enters tracking mode.
5.5.2.2 Tracking Mode
In tracking mode (indicated by CLK_LCF; Group 3, APR 9 = 1), the clock
recovery loop is closed and the Sigma Delta (
Σ
) converter takes its
input from the Timing Error Detector (TED) output rather than the AFC
output.
The loop characteristics are determined by the external active filter with
parameters R
CLK1
, R
CLK2
, C
CLK
, and the VCO gain K
VCO
.
The natural frequency
ω
n
and the damping factor
ζ
of the loop are
determined by the following formulas:
Equation 5.3
Equation 5.4
where M denotes the number of samples per symbol at the ADC and is
at least 2, K
D
is a constant equal to 1.4 volts, and K
VCO
is expressed in
rad/s/volt.
Table 5.1
illustrates how M depends on the value of CLK_DR
(Group 4, APR 14) and CLK_RATIO (Group 4, APR 18).
Table 5.1
M as a Function of
CLK_DR and
CLK_RATIO
60
CLK_RP
1024
×
(
)
×
10
CLK_NF
×
=
R
CLK2
C
CLK
2
ζ
n
------
=
R
CLK1
C
CLK
ω
n
2
------
K
K
2
π
M
-------------------------
×
=
CLK_DR[1:0]
M
2 x 2
CLK_RATIO
4 x 2
CLK_RATIO
3 x 2
CLK_RATIO
0
1
2
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