參數(shù)資料
型號： IR3Y48A1
廠商： Sharp Corporation
英文描述： CCD SIGNAL PROCESS & DIGITAL INTERFACE IC
中文描述： 防治荒漠化公約信號處理
文件頁數(shù)： 25/31頁
文件大?。?/td> 176K
代理商： IR3Y48A1
25
IR3Y48M
Switching Characteristics
(AV
DD
, DV
DD
= 2.7 to 3.6 V, AV
SS
, DV
SS
= 0 V, T
OPR
= –30 to +85 C, C
L
< 10 pF)
SYMBOL
CONDITIONS
f
S
t
CYC
PARAMETER
TYP.
MIN.
0.5
50
UNIT
MHz
ns
MAX.
20
Conversion speed
Clock cycle period
Clock rise time
ns
35
t
DL2
ADC output data delay
NOTES :
1. When SHR is earlier than ADCKfi, assumed positive.
(In the above table, SHR can be delayed a maximum of 3 ns behind ADCKfi.)
2. When SHD is earlier than ADCK, assumed positive.
(In the above table, SHD can be delayed a maximum of 3 ns behind ADCK.)
2
ns
t
DL1
Tristate enable delay
20
ns
High-Z
/
Active
t
DLE
Tristate disable delay
20
ns
Active
/
High-Z
t
DLD
Enable pulse hold
10
ns
t
HE
Enable pulse setup
10
ns
t
SUE
Data pulse hold
5
ns
t
HD
Data sampling delay
Reference pulse setup
Data pulse setup
ns
ns
ns
ns
4
t
DD
t
SUR
t
SUD
t
HR
Reference sampling delay
ns
4
t
DR
Min. data pulse
10
ns
t
WD
Min. reference pulse
10
ns
t
WR
Clock high period
23
ns
t
H
Clock low period
23
ns
t
L
Clock fall time
ns
2
(70%
/
30%) AV
DD
, DV
DD
t
F
ns
2
(30%
/
70%) AV
DD
, DV
DD
t
R
–3
–3
5
1
2
NOTE
Reference pulse hold
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PDF描述
IR3Y48M CCD Signal Process & Digital Interface IC
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