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參數(shù)資料
| 型號(hào)： | IDT82V2108BBG |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 217/292頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FRAMER T1/J1/E1 8CH 144-BGA |
| 標(biāo)準(zhǔn)包裝： | 10 |
| 控制器類型： | T1/E1/J1 調(diào)幀器 |
| 接口： | 并聯(lián) |
| 電源電壓： | 2.97 V ~ 3.63 V |
| 電流 - 電源： | 160mA |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 144-BGA |
| 供應(yīng)商設(shè)備封裝： | 144-PBGA（13x13） |
| 包裝： | 托盤 |
| 其它名稱： | 82V2108BBG |
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IDT82V2108
T1 / E1 / J1 OCTAL FRAMER
Functional Description
20
March 5, 2009
3.3
PERFORMANCE MONITOR (PMON)
The Performance Monitor is used to count various performance
events in the received data stream within defined intervals. The Perfor-
mance Monitor of each framer operates independently.
3.3.1
E1 MODE
The PMON block counts the Basic Frame alignment pattern errors.
The method of counting the errors is defined by the WORDERR (b5, E1-
000H) and CNTNFAS (b4, E1-000H) as shown in Table 6. The number
of the Basic Frame alignment pattern errors counted during the interval
is reflected in the FER[6:0] (b6~0, E1-069H).
The PMON block counts the Far End Block Error (FEBE) which is
detected in the E1 and E2 bits. The number of the FEBE counted during
the interval is stored in the FEBE[9:0] (b1~0, E1-06BH & b7~0, E1-
06AH).
The block also counts the CRC errors which mean the local calcu-
lated CRC remainders are not equal to the received CRC. The number
of the CRC errors counted during the interval is indicated in the
CRCE[9:0] (b1~0, E1-06DH & b7~0, E1-06CH).
The above three kinds of PMON Error Count registers are deacti-
vated when the framer is out of Basic Framer synchronization. The latter
two kinds of PMON Error Count registers are also deactivated when it is
out of CRC Multi-Frame synchronization.
These PMON Error Count registers in a framer can be updated as
a group. The intervals are typically 1 second when the AUTOUPDATE
(b0, E1-000H) of the current framer is set. They can also be updated by
writing to any of these PMON Error Count registers. The PMON Error
Count registers in eight framers can also be updated together by writing
to the Revision / Chip ID / Global PMON Update register (E1-009H).
Once the PMON Error Count registers are updated, the XFER (b1, E1-
068H) will be set to logic 1 and an interrupt can be asserted on the INT
pin if the INTE (b2, E1-068H) is logic 1.
If the performance number counted in the next interval is latched in
its PMON Error Count register without the previous one being read, the
PMON Error Count register is over-written. Any over-writing of the three
kinds of PMON Error Count registers will be indicated in the OVR (b0,
E1-068H).
3.3.2
T1/J1 MODE
In the SF format, the Performance Monitor counts three kinds of
events:
1. Every one-bit error in a frame alignment pattern is counted. The
number of the errors counted during the interval is reflected in the
FER[8:0] (b0, T1/J1-04DH & b7~0, T1/J1-04CH) (In SF format, the
usage of the BEE[11:0] (b3~0, T1/J1-04BH & b7~0, T1/J1-04AH) is the
same as that of the FER[8:0]);
2. The out of SF synchronization event is counted. The number
counted during the interval is reflected in the OOF[4:0] (b4~0, T1/J1-
04EH);
3. The number of changes of the frame alignment position during
the interval is counted and is reflected in the COFA[2:0] (b2~0, T1/J1-
04FH).
In the ESF format, the Performance Monitor counts four kinds of
events:
1. The block counts the CRC-6 errors which mean the local calcu-
lated CRC-6 remainders are not equal to the received CRC-6. The num-
ber of the errors counted during the interval is indicated in the BEE[11:0]
(b3~0, T1/J1-04BH & b7~0, T1/J1-04AH);
2 ~ 4. (The same events as 1 ~ 3 in the SF format, described
above.)
These PMON Error Count registers in a framer can be updated as
a group. The intervals are typically 1 second when the AUTOUPDATE
(b0, T1/J1-000H) of the framer is set. They can also be updated by writ-
ing to any of these PMON Error Count registers. The PMON Error Count
registers of eight framers can also be updated together by writing to the
Revision / Chip ID / Global PMON Update register (T1/J1-00CH). Once
the PMON Error Count registers are updated, the XFER (b1, T1/J1-
049H) will be logic 1 and an interrupt can be asserted on the INT pin if
the INTE (b2, T1/J1-049H) is logic 1.
If the performance number counted in the next interval is latched in
its PMON register without the previous one being read, the PMON Error
Count register is over-written. Any over-writing of the four kinds of
PMON Error Count registers will be indicated in the OVR (b0, T1/J1-
049H).
Table 6: Basic Frame Alignment Pattern Error Counter
WORDERR
(b5, E1-000H)
CNTNFAS(b4,
E1-000H)
One Error is Counted
0
One bit error in FAS
0
1
One bit error in FAS or a logic 0 in bit 2 of TS0
of NFAS
1
0
One or more than one bit error in a FAS
1
Any bit error in a FAS and the 2nd bit of TS0 of
the following NFAS
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| IDT82V2604BBG | IC INVERSE MUX 4CH ATM 208-BGA |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| IDT82V2108PX8 | 功能描述:IC FRAMER T1/J1/E1 8CH 128-PQFP RoHS:否 類別:集成電路 (IC) >> 接口 - 控制器 系列:- 標(biāo)準(zhǔn)包裝:4,900 系列:- 控制器類型:USB 2.0 控制器 接口:串行 電源電壓:3 V ~ 3.6 V 電流 - 電源:135mA 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:36-VFQFN 裸露焊盤 供應(yīng)商設(shè)備封裝:36-QFN（6x6） 包裝:* 其它名稱:Q6396337A |
| IDT82V2108PXG | 功能描述:IC FRAMER T1/J1/E1 8CH 128-PQFP RoHS:是 類別:集成電路 (IC) >> 接口 - 控制器 系列:- 標(biāo)準(zhǔn)包裝:4,900 系列:- 控制器類型:USB 2.0 控制器 接口:串行 電源電壓:3 V ~ 3.6 V 電流 - 電源:135mA 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:36-VFQFN 裸露焊盤 供應(yīng)商設(shè)備封裝:36-QFN（6x6） 包裝:* 其它名稱:Q6396337A |
| IDT82V2108PXG8 | 功能描述:IC FRAMER T1/J1/E1 8CH 128-PQFP RoHS:是 類別:集成電路 (IC) >> 接口 - 控制器 系列:- 標(biāo)準(zhǔn)包裝:4,900 系列:- 控制器類型:USB 2.0 控制器 接口:串行 電源電壓:3 V ~ 3.6 V 電流 - 電源:135mA 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:36-VFQFN 裸露焊盤 供應(yīng)商設(shè)備封裝:36-QFN（6x6） 包裝:* 其它名稱:Q6396337A |
| IDT82V2604 | 制造商:IDT 制造商全稱:Integrated Device Technology 功能描述:INVERSE MULTIPLEXING FOR ATM IDT82V2604 |
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