參數(shù)資料
型號： ICSSSTUF32866EHLFT
廠商： INTEGRATED DEVICE TECHNOLOGY INC
元件分類： 鎖存器
英文描述： SSTU SERIES, POSITIVE EDGE TRIGGERED D FLIP-FLOP, TRUE OUTPUT, PBGA96
封裝： GREEN, MO-205CC, LFBGA-96
文件頁數(shù)： 2/27頁
文件大?。?/td> 310K
代理商： ICSSSTUF32866EHLFT
10
ICSSSTUF32866E
1038B—05/03/05
CK
D1D25
RST#
tsu
tpd
CK to PPO
th
tsu
th
tpdm , t pdmss
CK to Q
DCS#
CSR#
CK#
Q1Q25
PAR_IN
n
n + 1
n + 2
PPO
n + 3
n + 4
tPHL
CK to QERR#
QERR#
tPHL , t PLH
CK to QERR#
tact
H, L, or X
H or L
Data to QERR# Latency
Figure 9 — Timing diagram for SSTU32866 used as a single device; C0=0, C1=0;
RST# Switches from L to H
After RST# is switched from low to high, all data and PAR_IN inputs signals must be set and held low for a minimum time of t
max, to avoid false error.
If the data is clocked in on the n clock pulse, the QERR# output signal will be generated on the n+2 clock pulse, and it will be valid on
the n+3 clock pulse.
ACT
2. Device standard (cont'd)
2.7 Register timing
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PDF描述
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ICSSSTVA16859CKLF SSTV SERIES, POSITIVE EDGE TRIGGERED D FLIP-FLOP, TRUE OUTPUT, QCC56
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