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參數(shù)資料
| 型號： | IBM25NPE405H-3BA266CZ |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 266 MHz, RISC PROCESSOR, PBGA580 |
| 封裝： | 35 MM, PLASTIC, EBGA-580 |
| 文件頁數(shù)： | 66/74頁 |
| 文件大小： | 1423K |
| 代理商： | IBM25NPE405H-3BA266CZ |
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Preliminary
PowerNP NPe405H Embedded Processor Data Sheet
69
SDRAM Interface
BA1:0
n/a
5.8
1.6
19
12
SysClk
2, 3
BankSel3:0
n/a
4.5
1
19
12
SysClk
3
CAS
n/a
5.5
1.5
19
12
SysClk
2, 3
ClkEn0:1
n/a
4
1
40
25
SysClk
3
DQM0:3
n/a
4.5
1
19
12
SysClk
3
DQMCB
n/a
4.5
1
19
12
SysClk
3
ECC0:7
1.8
0.4
4.6
1
19
12
SysClk
3
MemAddr12:00
n/a
5.8
1.5
19
12
SysClk
2, 3
MemClkOut0:1
n/a
-0.2
-1.1
19
12
SysClk
3, 4
MemData00:31
1.8
0.5
4.6
1
19
12
SysClk
3
RAS
n/a
5.5
1.4
19
12
SysClk
2, 3
WE
n/a
6
2
19
12
SysClk
2, 3
External Slave Peripheral Bus Interface
[DMAReq0:3]
[3.8]
[0]
n/a
PerClk
[DMAAck0:2]
n/a
[5.4]
[1]
12
8
PerClk
[DMAAck3]
n/a
[6.1]
[1]
12
8
PerClk
[EOT0:3/TC0:3]
[3.5]
[0]
[6.4]
[1]
12
8
PerClk
PerAddr04:31
2.4
0
6.6
1
17
11
PerClk
PerBLast
3
0
5.3
1.2
12
8
PerClk
PerCS0
n/a
5.3
1.2
12
8
PerClk
[PerCS1:3]
n/a
[7.1]
[1]
12
8
PerClk
[PerCS4]
n/a
[6]
[1]
12
8
PerClk
[PerCS5:6]
n/a
[6.1]
[1]
12
8
PerClk
[PerCS7]
n/a
[6.4]
[1]
12
8
PerClk
PerData00:31
4.4
1.0
7.2
1.2
17
11
PerClk
PerOE
n/a
7.5
1.3
12
8
PerClk
PerPar0:3
2.7
0
6.9
1.1
17
11
PerClk
PerR/W
3.5
0
5.6
1.2
12
8
PerClk
PerReady
5.8
0
n/a
PerClk
PerWBE0:3
2.4
0
5.7
1.3
12
8
PerClk
n/a
0
0.7
17
11
PLB Clk
5
PerErr
2.3
0
n/a
PerClk
I/O Specifications—266MHz (Part 3 of 4)
Notes:
1. Ethernet interface meets timing requirements as defined by IEEE 802.3 standard.
2. The SDRAM command interface is configurable through SDRAM0_TR[LDF] to provide a 2 to 4 cycle delay before the
command is used by SDRAM. Output times in table are in cycle 1.
3. SDRAM I/O timings are specified relative to a SysClk terminated in a lumped 10pF load.
4. SDRAM interface hold times are guaranteed at the NPe405H package pin. System designers must use the NPe405H
IBIS model (available from www.chips.ibm.com) to ensure their clock distribution topology minimizes loading and
reflections, and that the relative delays on clock wiring do not exceed the delays on other SDRAM signal wiring.
5. PerClk rising edge at package pin with a 10pF load trails the internal PLB clock by approximately 0.8ns.
Signal
Input (ns)
Output (ns)
Output Current (mA)
Clock
Notes
Setup Time
(TIS min)
Hold Time
TIH min)
Valid Delay
(TOV max)
Hold Time
(TOH min)
I/O H
(maximum)
I/O L
(minimum)
相關PDF資料 |
PDF描述 |
|---|---|
| IBM25NPE405H-3DA200CZ | 32-BIT, 200 MHz, RISC PROCESSOR, PBGA580 |
| IBM25NPE405L-3DA200CZ | 32-BIT, 200 MHz, RISC PROCESSOR, PBGA324 |
| IBM25NPE405L-3FA200CZ | 32-BIT, 200 MHz, RISC PROCESSOR, PBGA324 |
| IBM25NPE405L-3FA266CZ | 32-BIT, 266 MHz, RISC PROCESSOR, PBGA324 |
| IBM25PPC405EP-3GB133CZ | 32-BIT, 133.33 MHz, RISC PROCESSOR, PBGA385 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| IBM25NPE405L-3FA133C | 制造商:AMCC 制造商全稱:Applied Micro Circuits Corporation 功能描述:PowerNP |
| IBM25NPE405L-3FA133CZ | 制造商:AMCC 制造商全稱:Applied Micro Circuits Corporation 功能描述:PowerNP |
| IBM25NPE405L-3FA200C | 制造商:AMCC 制造商全稱:Applied Micro Circuits Corporation 功能描述:PowerNP |
| IBM25NPE405L-3FA200CZ | 制造商:AMCC 制造商全稱:Applied Micro Circuits Corporation 功能描述:PowerNP |
| IBM25NPE405L-3FA266C | 制造商:AMCC 制造商全稱:Applied Micro Circuits Corporation 功能描述:PowerNP |
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