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參數(shù)資料
| 型號(hào)： | IBM13M32734BCE |
| 廠商： | IBM Microeletronics |
| 英文描述： | 32M x 72 2-Bank Registered/Buffered SDRAM Module(32M x 72 2組寄存/緩沖同步動(dòng)態(tài)RAM模塊) |
| 中文描述： | 32M × 72配置2，銀行注冊(cè)/緩沖內(nèi)存模組（32M × 72配置2組寄存/緩沖同步動(dòng)態(tài)內(nèi)存模塊） |
| 文件頁(yè)數(shù)： | 17/21頁(yè) |
| 文件大小： | 328K |
| 代理商： | IBM13M32734BCE |
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IBM13M32734BCE
32M x 72 2-Bank Registered/Buffered SDRAM Module
19L7293.E93875A
8/99
IBM Corporation. All rights reserved.
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Read Cycle
Symbol
Parameter
-260
-360
Units
Notes
Min.
Max.
Min.
Max.
t
OH
t
LZ
t
HZ3
t
HZ2
Data Out Hold Time
3.6
3.6
ns
Data Out to Low Impedance Time
0.6
0.6
ns
Data Out to High Impedance Time
4.9
9.9
4.9
9.9
ns
1
Data Out to High Impedance Time
3.6
7.2
3.6
9.2
ns
t
DQZ
DQM Data Out Disable Latency
Registered
Buffered
3
2
3
2
CLK
CLK
1. Referenced to the time at which the output achieves the open circuit condition, not to output voltage levels.
Write Cycle
Symbol
Parameter
-260
-360
Units
Min.
Max.
Min.
Max.
t
DS
t
DH
t
DPL
t
DAL2
t
DAL3
Data In Setup Time
2.1
2.1
ns
Data In Hold Time
1.6
1.6
ns
Data Input to Precharge
1.5
1.5
ns
Data into Active Delay CAS Latency = 2
4
4
CLK
Data into Active Delay CAS Latency = 3
5
5
CLK
t
DQW
DQM Write Mask Latency
Registered
Buffered
1
0
1
0
CLK
Discontinued (4/1/00 - last order; 7/31/00 - last ship)
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PDF描述 |
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