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參數(shù)資料
| 型號(hào)： | HYMD18M645AL6-K |
| 廠商： | HYNIX SEMICONDUCTOR INC |
| 元件分類： | DRAM |
| 英文描述： | 8M X 64 DDR DRAM MODULE, 0.75 ns, DMA200 |
| 封裝： | 67.60 X 31.75 X 1 MM, SODIMM-200 |
| 文件頁數(shù)： | 16/16頁 |
| 文件大小： | 232K |
| 代理商： | HYMD18M645AL6-K |
HYMD18M645A(L)6-K/H/L
Rev. 0.5/May. 02
9
AC CHARACTERISTICS (AC operating conditions unless otherwise noted)
Parameter
Symbol
-K(DDR266A)
-H(DDR266B)
-L(DDR200)
Unit
Note
Min
Max
Min
Max
Min
Max
Row Cycle Time
tRC
65
-
65
-
70
-
ns
Auto Refresh Row Cycle Time
tRFC
75
-
75
-
80
-
ns
Row Active Time
tRAS
45
120K
45
120K
50
120k
ns
Active to Read with Auto Precharge Delay
tRAP
20
-
20
-
20
-
ns
16
Row Address to Column Address Delay
tRCD
20
-
20
-
20
-
ns
Row Active to Row Active Delay
tRRD
15
-
15
-
15
-
ns
Column Address to Column Address Delay
tCCD
1
-
1-1-
CK
Row Precharge Time
tRP
20
-
20
-
20
-
ns
Write Recovery Time
tWR
15
-
15
-
15
-
ns
Write to Read Command Delay
tWTR
1
-
1-1-
CK
Auto Precharge Write Recovery + Precharge
Time
tDAL
(tWR/tCK)
+
(tRP/tCK)
-
(tWR/tCK)
+
(tRP/tCK)
-
(tWR/tCK)
+
(tRP/tCK)
-CK
15
System Clock Cycle Time
CL = 2.5
tCK
7.5127.5
12
8.0
12
ns
CL = 2
7.5
12
10
12
10
12
ns
Clock High Level Width
tCH
0.45
0.55
0.45
0.55
0.45
0.55
CK
Clock Low Level Width
tCL
0.45
0.55
0.45
0.55
0.45
0.55
CK
Data-Out edge to Clock edge Skew
tAC
-0.75
0.75
-0.75
0.75
-0.8
0.8
ns
DQS-Out edge to Clock edge Skew
tDQSCK
-0.75
0.75
-0.75
0.75
-0.8
0.8
ns
DQS-Out edge to Data-Out edge Skew
tDQSQ
-
0.5
-
0.5
-
0.6
ns
Data-Out hold time from DQS
tQH
tHP
-tQHS
-
tHP
-tQHS
-
tHP
-tQHS
-ns
1, 10
Clock Half Period
tHP
min
(tCL,tCH)
-
min
(tCL,tCH)
-
min
(tCL,tCH)
-ns
1,9
Data Hold Skew Factor
tQHS
-
0.75
-
0.75
-
0.75
ns
10
Valid Data Output Window
tDV
tQH-tDQSQ
ns
Data-out high-impedance window from CK, /CK
tHZ
-0.75
0.75
-0.75
0.75
-0.8
0.8
ns
17
Data-out low-impedance window from CK, /CK
tLZ
-0.75
0.75
-0.75
0.75
-0.8
0.8
ns
17
Input Setup Time (fast slew rate)
tIS
0.9
-
0.9
-
1.1
-
ns
2,3,5,6
Input Hold Time (fast slew rate)
tIH
0.9
-
0.9
-
1.1
-
ns
2,3,5,6
Input Setup Time (slow slew rate)
tIS
1.0
-
1.0
-
1.1
-
ns
2,4,5,6
Input Hold Time (slow slew rate)
tIH
1.0
-
1.0
-
1.1
-
ns
2,4,5,6
Input Pulse Width
tIPW
2.2
2.5
-
ns
6
相關(guān)PDF資料 |
PDF描述 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| HYMD18M725A6-K | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:SDRAM|DDR|8MX72|CMOS|DIMM|200PIN|PLASTIC |
| HYMD18M725A6-L | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:SDRAM|DDR|8MX72|CMOS|DIMM|200PIN|PLASTIC |
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