參數(shù)資料
型號： HW-V5-ML507-UNI-G-J
廠商： Xilinx Inc
文件頁數(shù)： 57/91頁
文件大?。?/td> 0K
描述： EVAL PLATFORM V5 FXT
標準包裝： 1
系列： Virtex®-5 FXT
類型： FPGA
適用于相關產(chǎn)品： ML507
所含物品： ML507 平臺，DVI 適配器，小型閃存卡和 SATA 轉接線
Virtex-5 FPGA Data Sheet: DC and Switching Characteristics
DS202 (v5.3) May 5, 2010
Product Specification
60
Output Clock Jitter
Output Clock Phase Alignment
Table 79: Output Clock Jitter
Symbol
Description
Constraints
Speed Grade
Units
-3
-2
-1
Clock Synthesis Period Jitter
TPERJITT_0
CLK0
±120
ps
TPERJITT_90
CLK90
±120
ps
TPERJITT_180
CLK180
±120
ps
TPERJITT_270
CLK270
±120
ps
TPERJITT_2X
CLK2X, CLK2X180
±200
±230
ps
TPERJITT_DV1
CLKDV (integer division)
±150
±180
ps
TPERJITT_DV2
CLKDV (non-integer division)
±300
±345
ps
TPERJITT_FX
CLKFX, CLKFX180
Note 1
ps
Notes:
1.
Values for this parameter are available in the Architecture Wizard.
Table 80: Output Clock Phase Alignment
Symbol
Description
Constraints
Speed Grade
Units
-3
-2
-1
Phase Offset Between CLKIN and CLKFB
TIN_FB_OFFSET
CLKIN/CLKFB
±50
±60
ps
Phase Offset Between Any DCM Outputs(1)
TOUT_OFFSET_1X
CLK0, CLK90, CLK180, CLK270
±140
±160
ps
TOUT_OFFSET_2X
CLK2X, CLK2X180, CLKDV
±150
±200
ps
TOUT_OFFSET_FX
CLKFX, CLKFX180
±160
±220
ps
Duty Cycle Precision(2)
TDUTY_CYC_DLL
DLL outputs(3)
±150
±180
ps
TDUTY_CYC_FX
DFS outputs(4)
±150
±180
ps
Notes:
1.
All phase offsets are in respect to group CLK1X.
2.
CLKOUT_DUTY_CYCLE_DLL applies to the 1X clock outputs (CLK0, CLK90, CLK180, and CLK270) only if
DUTY_CYCLE_CORRECTION = TRUE. The duty cycle distortion includes the global clock tree (BUFG).
3.
DLL Outputs are used in these instances to describe the outputs: CLK0, CLK90, CLK180, CLK270, CLK2X, CLK2X180, and CLKDV.
4.
DFS Outputs are used in these instances to describe the outputs: CLKFX and CLKFX180.
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